apprentissage VHDL

[jiherve]

Bonsoir
pour Maxplus je n'ai rien trouvé la seule possibilité alternative à l'éditeur intégré c'est des directives insérables dans un EDIF (voir Help)
pour QII :
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# PINOUT
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set_location_assignment PIN_R11 -to ppc_a[0]
set_location_assignment PIN_K19 -to ppc_a[1]
set_location_assignment PIN_P7 -to ppc_a[2]
set_location_assignment PIN_T2 -to ppc_a[3]
set_location_assignment PIN_P11 -to ppc_a[4]
JR

[Jack]

Merci beaucoup jiherve.

Je vais archiver ça. Ca me servira surement l'an prochain.

[jay2000]

Bonjour

Je travail actuellement sur un projet d’études et doit le faire sur ISE 8.2 de xilinx . J’utilise une carte Virtex II Pro. Je n’ai jamais travailler avec Xilinx . Je suis plus familiarisé avec Quartus II. Est ce que vous pouvez me dire ou est ce je peux trouver des doc en français détaillés sur comment utiliser ce logiciel pour créer des schémas bloc sur ce logiciel et faire une Implémentation et des verifications Je commence a peine avec ce logiciel et j’ai vraiment du mal a le cerner . J’ai réussi a suivre les doc en anglais pour un code simple VHDL l’histoire de s’y mettre. Par contre je n’ai pas réussi a faire l’implémentation car le doc n’était pas sur la bonne carte (le bon logiciel mais pas la bonne carte) . Bref si vous avez quoi que ça soit comme documentation sur l’utilisation et des exemples détaillés des applications ça sera vraiment super

Merci

[vinceent95]

Bonjour a tous,je mapel vincent et je viens a peine de découvrir le vhdl en cours.j'aimerais savoir si quelqu'un aurai un lien pour ke je puisse télécharger le logiciel quartus II 5.0 car c'est celui qu'on utilise.mercii

Bonne journée

[maedupuis]

Bonsoir

Une question ,sous lattice comment fait-on pour réunir deux schématiques , en un seul ? .

merci d'avance

[Jack]

Pour télécharger quartus, il suffit d'aller sur le site d'ALTERA. Mais la version 5 est un peu obsolète.

A+

[gregory_house]

Bonjour,
je suis nouvelle en vhdl utilisant Altera et ainsi Quartus II.
Je voudrais utiliser une detection sur front montant d'un signal puis sur front descendant. Malheureusement, je me confronte à une erreur :

Error (10819): Netlist error at compt.vhd(25): can't infer register for A because it changes value on both rising and falling edges of the clock

Pourriez vous éclairer ma lanterne?
Merci

[jiherve]

Bonjour
Il n'existe pas de bascule physique qui puisse changer d'état sur les deux fronts!
Le VHDL a beau être un langage d'apparence logicielle ce qui le différentie de ces charabias c'est que derrière il y a une réalité physique.
Pour ton problème il faut deux process l'un pour le front montant(rising_edge() et l'autre pour le front descendant(falling_edge) ou bien un échantillonnage du signal par une horloge ad'hoc et l'exploitation de la différentiation des fronts(3 bascules minimum), tout dépend de l'usage, cette dernière solution est la solution propre.
JR

[miyaangel]

bonsoiir tout le monde!!
je dois ecrire le programme vhdl d'un multiplicateur matriciel.
Le principe c'est de faire la mutliplication de deux matrices carré de 2 et ensuite de 3.
Déjà il faut commencer pas le création d'une première cellule necessaire au calcul qui qui aura comme entrées :ai,bi,ci de type integer range 0 to 15 et une horloge H in bit et aura trois sorties: ao,bo,co integer (0 to 15) tels que ao=ai; bo=bi, et co=(ai*bi)+ci
ensuite on va definir l'entité principale qui va faire appelle à 9 cellules et a a1,a2,a3,b1,b2,b3 et H( dans le cas d'une matrice 2x2), c'est là où commencent les problèmes pour moi!!
dans l'architecture il faut definir des signaux(très nombreux) et des appels de la form :cellule port map(a1,b1,zero,H,x1,x2,x3) où zero,x1,x2,x3 sont des signaux...
j'espère avoir était un peu claire :s
Merci pour votre aide

[Spades92]

J'utilise également QUARTUS II, ainsi qu'ISPLEVER de LATTICE. Je préfère cependant QUARTUS II.

Avant d'acheter un bouquin, fait une recherche sur VHDL, la littérature sur le sujet ne manquant pas. Un exemple, descends jusqu'à la rubrique VHDL du lien suivant:

http://perso.wanadoo.fr/xcotton/elec...oursetdocs.htm

A+

Génial ton adresse je connaissais pas ! Je n'hésiterais pas à l'utiliser pour me renforcer en électronique! Merci

[Chaos_tik]

Bonsoir quelqu'un pourrait il m'expliquer comment savoir si une entrée est déclarée comme bit ou comme std_logic
je crois que le std_logic peut prendre 9 états ms comment savoir je ne saisie cette notion est ce que quelqu'un pourrait m'éclairer
Merci

[jiherve]

Bonsoir,
C'est ton code qui déclare le type de l'entrée donc tu dois avoir la réponse.
Les 9 états d'un std_logic sont :
'1' : '1' fort
'0' : '0' fort
'Z' : haute impédance
'X' : inconnu fort
'U' : non initialisé
'H' : un '1' faible
'L' : un '0' faible
'W': inconnu faible
'-' : sans importance
Dans la réalité seuls les trois premiers états ont une correspondance physique, les états 'H' et 'L' sont utiles pour simuler pull up et pull down.
JR

[Chaos_tik]

Merci pr la repense
Mais si le '1' et le '0' sont des valeurs envisageables pour le std_logic déclaré un signal comme "bit" ou comme "std_logi" revient au même vu que le bit est inclu dans le std_logic ?
Merci de rependre

[jiherve]

Re
Le VHDL est un langage fortement typé, donc certains opérateurs(les decalages) conçus pour accepter le type bit refusent le type std_logic , l'inverse ne pose normalement pas de problème avec les opérateurs de base.
Il existe des fonctions de conversion:
titi <= to_bitvector(toto)
toto <= to_stdlogicvector(titi)
avec toto: std_logic_vector, titi: bit_vector
JR

[Blackout666]

Bonjour,
je voudrai apprendre à programmer en VHDL. Pourriez vous me dire de quoi j'ai besoin et comment m'y prendre?
Merci.

Moi aussi j'aimerai bien apprendre le VHDL, mais je ne sais même pas par ou commencer.
Je n'ai aucune base et je voudrai que vous me guidiez et vous me dites quoi faire.
Help pleaaaaaaase!!!!!!!!!!!!!!