bonjour a tous;

voila g un petit souci avec le logiciel galaxy qui permet de programmer en vhdl
lorsque je veux lancer une simulation dans 'active-hdl-sim' une erreur apparait ;"unknown automation function called" et si je reviens dans la partie ou j ecris mon code en bas de la page il m indique "verilog does not contain source files"
donc voila si qq un savait d ou ca pouvait venir

merci d avance

@bientot