Bonsoir,

dans un fichier VHDL j'ai écris:

entity ProgramMemory is
generic(PROGRAM_ADDRESS_WIDTH: integer:=13;
PROGRAM_DATA_WIDTH : integer:=14
);
port(WE:in std_logic;
Address:in std_logic_vector(PROGRAM_ADDRE SS_WIDTH downto 0);
Data: inout std_logic_vector(PROGRAM_DATA_ WIDTH downto 0)
);
end ProgramMemory;


je voudrais que PROGRAM_ADDRESS_WIDTH et PROGRAM_DATA_WIDTH soient vus dans un autre fichier VHDL.
Comment dois-je faire? créer un fichier include à la manière d'un .h puis mettre les declarations dedans??

Merci