[Programmation] VHDL - Diviseur d'horloge
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VHDL - Diviseur d'horloge



  1. #1
    azert160

    VHDL - Diviseur d'horloge


    ------

    Bonjour,

    je souhaite "créer" un horloge de fréquence 25MHz sachant que j'ai un horloge de fréquence 100 MHz et un Reset à l'état bas. Mon code VHDL est le suivant :


    Code:
    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    use IEEE.STD_LOGIC_UNSIGNED.ALL;
    
    entity ClkDiv is
    port (Clk100, Reset : in std_logic;
    	  Clk25 : out std_logic);
    end entity ClkDiv;
    
    architecture comport of ClkDiv is
    
    signal compt : std_logic_vector(1 downto 0); -- Compte de 0 à 3 
    signal clk_int : std_logic; -- front montant lorsque compt = 3 
    
    
    begin 
    Clk25<=clk_int;
    
    comptage : process (Clk100,Reset)
    	begin
        if rising_edge(Clk100) then
        	if Reset = '0' then
            	compt<="00";
                clk_int<='0';
            elsif compt = "11" then
            	clk_int <= '1';
                compt <= "00";
            else 
            	clk_int <= '0';
                compt <= compt + 1;
          
            end if;
         end if;
    end process comptage;
    
    end comport;
    Or il ne fonctionne pas. Pouvez-vous m'indiquer ce que je dois corriger ? Je vous remercie !

    -----

  2. #2
    Positron1

    Re : VHDL - Diviseur d'horloge

    Salut,
    Tu as certainement de bonnes raisons de le faire avec un programme
    Moi je l'aurais fait avec un compteur genre 4040 !
    Le savoir des uns peut faire le bonheur des autres

  3. #3
    umfred

    Re : VHDL - Diviseur d'horloge

    tu pourrais aussi préciser le "il ne fonctionne pas" ? pas de sortie, mauvaise fréquence, .....

    Sinon je crois qu'il y a un problème de logique. vérifie que tu restes autant de temps à 0 qu'à 1 avec ton code (tu devrais faire un basculement de la valeur de sortie plutôt qu'un forçage à 0 ou à 1 dans le fonctionnement normal
    Dernière modification par umfred ; 04/10/2024 à 17h32.

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