Bonjour,
je souhaite "créer" un horloge de fréquence 25MHz sachant que j'ai un horloge de fréquence 100 MHz et un Reset à l'état bas. Mon code VHDL est le suivant :
Or il ne fonctionne pas. Pouvez-vous m'indiquer ce que je dois corriger ? Je vous remercie !Code:library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity ClkDiv is port (Clk100, Reset : in std_logic; Clk25 : out std_logic); end entity ClkDiv; architecture comport of ClkDiv is signal compt : std_logic_vector(1 downto 0); -- Compte de 0 à 3 signal clk_int : std_logic; -- front montant lorsque compt = 3 begin Clk25<=clk_int; comptage : process (Clk100,Reset) begin if rising_edge(Clk100) then if Reset = '0' then compt<="00"; clk_int<='0'; elsif compt = "11" then clk_int <= '1'; compt <= "00"; else clk_int <= '0'; compt <= compt + 1; end if; end if; end process comptage; end comport;
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