Les PLL .... (phase locked loop)

[invite51bfc72c]

Bonsoir tout le monde,
j'aimerais savoir si vous pouviez, dans le cadre de mes études, m'éclaircir sur le fonctionnement d'une PLL, car j'ai beau chercher je comprends tres tres vaguement.

Pour rappel, une PLL est constituée d'un comparateur de frequence de deux signaux, d'un filtre passe passe bas, et d'un VCO (C’est un oscillateur fournissant une onde alternative ou considérée comme telle, dont la fréquence varie à l’image d’une tension ou d’un courant)



Je ne vois pas clairement son utilité car je ne comprends pas son principe de fonctionnement.

Ce que j'ai compris, en gros :



Deux signaux rentrent, le comparateur compare donc leur frequence, et traduit cette différence en une tension.

Apres qques formules de trigo, on se retrouve avec une tension U(t) qui est donc fonction de fe+fs et de fe-fs (fe = frequence du signal 1, et fs = frequence du signal 2)

Ce U(t) rentre ensuite dans le filtre passe-bas.
Ce filtre élimine les composantes supérieures a sa frequence de coupure.
Et donc, selon les valeurs de fe+fs et fe-fs, soit U(t) = 0 soit elle prend une valeur.
Il existe une dépendance entre cette tension et la frequence de sortie de ce VCO.
Il est souhaitable que cette dépendance fréquence-tension soit linéaire.

Voila ce que j'ai compris pour le moment.
Maintenant je ne comprends pas ce que veut dire exactement la boucle vérouillée, locked loop, etc....
En quoi on pourrait s'en servir.
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[gcortex]

Les comparateurs de phases que je connais sont logiques
par ex une porte XOR qui fournit une tension moyenne
qui dépend du retard ou de l'avance d'un signal par rapport à un autre
les applications traditionnelles sont la multiplication de
fréquence pour les canaux des recepteurs radios
synchroniser une fréquence sur des tops pour réception
numérique, détection de tonalité...

[Jack]

Comme le dit gcortex, le comparateur de phase est plutôt numérique.
Si le signal de sortie du comparateur est bipolaire, le signe de la valeur moyenne de ce signal indique le retard ou l'avance d'un signal d'entrée par rapport à l'autre.

Le passe-bas permet d'extraire cette valeur moyenne.

L'amplitude de cette valeur moyenne est proportionnelle au retard. Si cette valeur moyenne est nulle, les signaux d'entrée sont en phase.

Cette valeur moyenne va donc piloter le vco qui va donc augmenter ou diminuer la fréquence d'un des 2 signaux d'entrée jusqu'à ce que l'erreur de fréquence soit nulle.

Si l'ecart entre les 2 fréquences est trop grand, le système est instable et la pll n'accroche pas.
Une fois la boucle accrochée (locked) l'écart entre la fréquence des signaux d'entrée doit rester dns une certaine plage au risque de perdre le vérouillage de la boucle.

A+

[jiherve]

Bonsoir
Il existe au moins deux types de comparateurs :
Fréquence, phase fréquence.
Voir:http://eshop.engineering.uiowa.edu/N...3/DS005352.pdf
Dans tous les cas le comparateur fournit une information "proportionnelle" à l'écart de fréquence et ou de phase ce qui permet de piloter un VCO sensé annuler cette erreur.
La doc du 4046 est suffisamment générale pour être didactique.
JR

[A voir en vidéo sur Futura]

[invite51bfc72c]

Merci des réponses.
Que veut tu dire par accrocher/verouiller la boucle? C'est justement ce terme la que je ne comprends pas.
Boucler = vérouillé = rapport avec le retour de la boucle unitaire?

En fait, si je comprends bien, il y a donc deux cas possibles :
Soit la PLL est vérouillée (locked) , soit elle ne l'est pas.
Donc le but de la PLL, serait ce donc de garder toujours la boucle vérouillée?

Prenons un exemple pour mieux shématiser tout cela :

V1=2000 hz
V2=1000 hz
Filtre passe-bas Fc=100 hz
VCO = Plage de capture

fs = [800 hz ; 1200 hz] <-> U0=[-5 V ; +5V]




On a un retard de 1000hz.
Si on a un filtre passe pas avec une frequence de coupure à 100 hz, cette composante sera donc éliminer, et donc la tension a la sortie du comparateur et donc a l'entrée du VCO sera nulle.
Ce VCO fournira donc un signal Vs de Frequence Fs=1000hz. (la fréquence centrale du vco)


Le VCO a fourni donc un signal sinus de frequence Fs=F0=1000 hz car l'écart des 2 fréquences étaient trop grands n'est ce pas?


Donc maintenant, si
f1 = 100 hz
f2 = 1000 hz

|f1-f2| = 900 hz > fc= 100hz

donc on est toujours dans le cas où l'écart est trop grand. Donc Vs, le signal de sortie du VCO donnera un signal sinus de frequence fs=f0=1000hz.




Maintenant, si

f1=900 à 1100
f2=1000

|f1-f2| = de 0 a 100 hz < ou = à fc



Que se passe t il dans ce cas?
Le signal a la sortie du VCO va fournir un signal de frequence fs=900hz ? ( pour etre egal a la frequence d'entrée et donc etre en phase)

Ici, la tension d'entré du VCO n'est plus nulle puisque la camposante a la sortie du comparateur ayant une frequence inférieure à celle de la fréquence de coupure, le filtre passe bas n'éliminera donc plus cette tension.


Si fe augmente encore, fs va suivre sa croissance et ce jusqu'à 1200 hz correspondant à +5 volts en entrée du VCO. (d'apres une caractéristique d'un VCO, fs=f(U) )
Fs ne pourra pas être supérieure à 1200hz d'apres la caracteristique toujours.


Mais ici je ne comprends pas.
Si fe augmente encore, par exemple a 1300hz.
Le comparateur va comparer donc 1300 au signal retour donné par le VCO non? Mais que sera ce signal?





En fait, j'ai du mal avec ce qui se passe exactement lorsqu'on vérouille / capture le tout, car je comprends tres vaguement ces termes là au point de vue de la PLL. Que vaut la frequence du signal Vs à chaque fois renvoyé par le VCO pour les différents cas?

Vérouiller et capture c'est différent.
Quand on vérouille, fe=fs toujours ?
Quand on capture, que se passe t il ?
Pour pour vérouiller, que faut il?
Et enfin, comment pourra t on faire des multiplications de frequence concretement avec cette PLL???!!!

[Jack]

comme t'a dit jihervé, étudie de près la doc de la 4046 par exemple:

http://www.nxp.com/acrobat_download/...046A_CNV_2.pdf

Et enfin, comment pourra t on faire des multiplications de frequence concretement avec cette PLL???!!!

Si tu as un signal non sinusoïdal de fréquence Fo, il génèrera des harmoniques.

Il suffit de régler la pll pour accrocher une des harmoniques et le tour est joué.

A+

[invite51bfc72c]

Merci.

Donc la PLL est censée annuler l'erreur entre deux signaux.
Mais au debut, on veut comparer deux signaux, ok?
Mais apres avoir comparé ces signaux, le vco va donc générer un autre signal qui va revenir sur le comparateur et donc le debut du PLL ok?

Et donc on est parti de deux signaux, et on en aura qu'un seul signal a la fin? de quelle fréquence? de la fréquence du signal 1 ou 2? de la fréquence centrale du vco?
c'est ici le grand flou.

[Jack]

sur les deux signaux entrant dans le comparateur, un est celui généré par le VCO.

L'autre est le signal sur lequel on veut s'accrocher.

L'asservissement est de type proportionnel, l'erreur n'est donc pas nulle, sinon le VCO oscillerait à sa fréquence centrale.

A+

[invite03481543]

Salut,

il y a quelques temps j'avais répondu à une question sur le sujet de la 4046, je l'ai retrouvé caché dans les profondeurs du forum:

http://forums.futura-sciences.com/sh...&highlight=PLL

n'hésite pas à utiliser "Recherche" dans la barre du haut de page, il y a plein de trésors.

[invite51bfc72c]

Merci de vos réponses toutes aussi enrichissantes.
Ce que j'ai saisis dorénavant :

Nous avons un signal d'entrée. Ce signal doit se rapprocher le plus du signal de sortie du VCO. Ce signal d'entrée ne va pas changer. Ca sera le signal généré par le VCO qui va, au fur a mesure de l'asservissement, se rapprocher le plus du signal d'entrée ('de référence').


Donc avant tout asservissement, on a regler le VCO sur une fréquence centrale, paramétre clé du signal généré ensuite, apres un asservissement.

Donc si l'erreur entre deux signaux est trop grand (ne fait pas partie de la plage de capture), le signal généré sera de fréquence centrale.


Si l'erreur n'est pas trop grande, on générera un signal qui se rapprochera le plus possible du signal d'entrée.

Donc nous voulons générer un signal de fréquence identique ou le plus proche du signal d'entrée?
Je pense que je fais erreur.


Je pense, corrigez moi si j'ai faux, que nous voulions se rapprocher de la fréquence centrale du VCO. Donc si nous avons un signal d'entrée à deux pulsations différentes (exemple, signal modulé avec la pulsation de la porteuse et du modulant).


Si on veut donc extraire par exemple le signal de la porteuse, nous alllons choisir une PLL configurée pour ceci. Donc une PLL bouclé, permettant l'asservissement sur la frequence de la porteuse. Pour cela, on regle la frequence centrale sur fp (frequence porteuse) ???

Ainsi le signal modulé, ressortira de la PLL, sous forme de signal de frequence fp. Est ce cela ?

[invite51bfc72c]

Dans tout les cas, j'aurais un TP qui aura pour but la manipulation sur les oscillateurs commandées en tension (vco)

[Jack]

la pll ayant de nombreuses applications, dis-nous laquelle t'intéresse en particulier, parce qu'on va vite se disperser.

A+

[invite51bfc72c]

J'aimerais surtout l'utiliser dans les applications telles que les démodulations et multiplieur de fréquences.

[Jack]

Dans démodulation de fréquence, le signal démodulé se trouve en sortie du filtre, c'est-à-dire en entrée du VCO.

Pour la synthèse de fréquence, il suffit d'insérer un diviseur de fréquence dans la boucle de retour et de comparer le signal divisé à un signal de référence "basse fréquence".

Par exemple, le signal de référence a une fréquence de 10kHz et tu veux générer du 1MHz. Il suffit de diviser le signal généré par 100 pour le comparer et l'asservir au 10kHz.

A+