[vhdl] Récupérer la carry d'une addition de deux vecteurs

[invite9c1c46bb]

Bonjour à tous,

J'aurais besoin de vos lumières quant-à un problème de vhdl.

J'ai deux vecteurs de bits (std_logic_vector) et j'aimerais savoir s'il était possible de récupérer la carry générée lors de l'addition (resultat<=A+B; ).

Mes vecteurs A et B sont de taille 'N', j'ai alors bien pensé mettre ma sortie résultat de taille N+1 malheureusement la bibliothèque arithmétique ne me le permet pas.

Est-il possible qu'il y ait une fonction, du type 'overflow' qui récupèrerait la carry de mon addition?

Cordialement,

Cédric

P.S. J'espère que mon post se trouve dans la bonne section.
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[jiherve]

Bonsoir,
imaginons que tes paramètres soient du type:
signal (variable)titi,tata : std_logic_vector (n-1 downto 0);
tu déclares
signal(variable) toto : std_logic_vector(n downto 0);
et tu écris alors
toto <= std_logic_vector(unsigned('0' & titi) + unsigned ('0' & tata));
dans ce cas ta carry est toto(n)!
JR

[invite9c1c46bb]

Bonjour,

Merci pour l'info, je viens de tester et ça marche nickel. Pas compliqué en soit mais il fallait y penser (j'ai pas assez de recul et d'expérience).

J'ai juste du modifier les unsigned en std_ulogic_vector, car le compilo n'acceptait pas.

Merci encore pour la pertinence et la rapidité de la réponse.

Cordialement,

Cédric