Timing Analysis : critical warning ! aidez moi SVP !

[flyjuju2]

Bonjour,

Je fais un projet d'implémentation sur un FPGA à l'aide de Quartus II et j'ai un problème lors du timing analysis au niveau des temps de setup et des temps de hold avec un slack négatif. J'aurais voulu savoir concrètement quelles sont les actions à mener pour résoudre ca car je n'y connais vraiment rien en STA.

Merci breaucoup !!!

[joe_d]

Salut,

Si tes erreurs de sta sont relatives a l'interface, il faut redefinir les contraintes des pins.

Sinon, un setup-violation peut se resoudre en baissant la frequence des flipflops, ou en declarant un multicycle path.

Un hold-violation ne depend pas de la frequence, d'habitude on ajoute des buffers en sortie de flipflop pour retarder le signal.

Je ne connais pas quartus2, peut etre fait il une partie de ca en automatique si tu lui demande ?

good luck
Joe

[flyjuju2]

Salut,

Si tes erreurs de sta sont relatives a l'interface, il faut redefinir les contraintes des pins.

Sinon, un setup-violation peut se resoudre en baissant la frequence des flipflops, ou en declarant un multicycle path.

J'avais pas mal de setup time negatifs et ta solution marche a merveille !!!!!

Un hold-violation ne depend pas de la frequence, d'habitude on ajoute des buffers en sortie de flipflop pour retarder le signal.

Je n'avais pas de telles violations, cependant, juste pr la culture gé, comment tu implémenterais les buffers en sortie ? car j'ai tout programmé en VHDL et je vois pas trop la spécification du truc.

Je ne connais pas quartus2, peut etre fait il une partie de ca en automatique si tu lui demande ?

good luck
Joe

En fait Quartus II est un logiciel d'Altera qui fait pas mal de choses dans le flot de conception FPGA/ASIC, et qui est bien performant, mais il ne me semble pas qu'il résolve les problèmes de STA. Ca serait trop beau !

En tout cas merci beaucoup !!!!!!

Flyjuju2

[joe_d]

> J'avais pas mal de setup time negatifs et ta solution marche ...

Moui, mais quelle solution t'as pris ? Attention si tu declares des multicycle path ca veut dire que le resultat que tu desires ne sera pas bon au premier cycle dans le flipflop d'apres... Donc fonctionnellement il y a un impact.

Instancier un buffer de force en vhdl, je sais le faire avec des standard-cell asic (en instanciant la gate direct), mais en fpga je sais pas. En realite, ce genre de probleme arrive quand tu as un clock-skew un peu naze. En fpga, tu dois pas trop etre impacte parce que l'horloge est deja placee et routee...

ciao,
Joe