Bonjour,

Je fais un projet d'implémentation sur un FPGA à l'aide de Quartus II et j'ai un problème lors du timing analysis au niveau des temps de setup et des temps de hold avec un slack négatif. J'aurais voulu savoir concrètement quelles sont les actions à mener pour résoudre ca car je n'y connais vraiment rien en STA.

Merci breaucoup !!!