Transistor MOSFET et calcul de la résistance de grille

[Vincent PETIT]

Bonsoir,
J'ai un gros doute sur la méthode de dimensionnement de la résistance de grille d'un transistor MOSFET.

Je n'ai pas d'application précise, c'est juste pour comprendre ce qu'il faut prendre en compte.
J'ai cherché sur le forum mais bien souvent les discussions s'arrêtent sur "met tel valeur est ça ira" et disons que j'espérais avoir un poil plus d'explication.


Voilà ce que moi je comprends en voyant ceci : https://www.fairchildsemi.com/datash.../RFD3055LE.pdf avec l'hypothèse que je commande mon V_GS en logique +5V

Je vois deux capacités parasites C_gs, C_gd, qui vont créer un appel de courant, en fonction du temps de monté du signal de commande, sur la grille. A prendre en compte

Je sais que si j'applique un signal périodique (PWM ou carré, ...) sur ma grille, je vais me retrouver avec une impédance de environ 1/(C_iss * 2 * PI * F) et donc m'assurer de la sortance de ma porte logique. A prendre en compte

Si V_DS varie trop vite et pour ça je dois regarder t_r et t_f, C_gd (retour de boomerang) va créer un appel de courant sur mon signal de commande et si j'ai pas de bol (appel trop fort et ma tension de grille s'effondre), le transistor change d'état. A prendre en compte

Lors du blocage du transistor est bloqué, il faudra que j'évacue les courants en faisant attention de ne pas casser ma porte logique en dépassant son I_IL. A prendre en compte

Heu... c'est bien pour la raison ci dessus que l'on met une résistance de grille ? Quelqu'un peut il confirmer ?

Je comprends aussi qu'en cas de mise hors tension de l'électronique en général, ces capacités d'entrée vont me causer un effet mémoire. Pull down sur la grille

La figure 15 montre un plateau Miller, je sais que c'est causé par C_gd mais je ne sais plus qu'est ce qui se passe. Quelqu'un peut il m'éclairer, pas forcément dans le détail mathématique ?

Etant donné ce plateau, c'est bien ça durée qui risque de ne pas faire du bien au transistor puisqu'il n'est pas saturé et il va dissiper fortement durant un temps Q_g(5), pour mon exemple. J'imagine que c'est bien ça qu'il faut que je regarde ?

Je peux trouver une constante de temps en multipliant une résistance de grille avec (Q_g(5) / V_GS) Je me retrouve avec un temps où le transistor va dissiper mais qu'elle rapport avec la résistance de grille ?

Bon, déjà j'espère ne pas être complètement a coté de la plaque pour le moment et maintenant c'est qu'est ce que je fais de tout ça et par quel bout je le prends pour dimensionner une résistance de grille ?
D'avance merci.

Vincent
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[Antoane]

Bonjour

Il y a plusieurs paramètres à prendre en compte pour le calcul de la résistance de grille :
- le courant max transitoire disponible en sortie du driver ;
- le courant max moyen disponible en sortie du driver (histoire de puissance dissipée dans le driver) ;
- la vitesse de transition : rapide ca diminue les pertes mais pose des problèmes de CEM et stresse les isolants (en particulier lorsqu'un moteur est relié en sortie de l'onduleur) ;
- l'impédance (complexe) du circuit de grille : les inductances et capa parasites forment un RLC, qui doit être suffisamment amorti pour qu'il n'y ait pas (trop) d'oscillations de la tension de grille ;
- la robustesse face aux dv_ds/dt : un front de tension sur le drain sera couplé à la gate via les capa Cdg et Cgs//Rg (pont diviseur), pouvant remettre en conduction le transistor, assurant une belle cross-conduction (la question se pose peu avec les transistors silicium verticaux actuels (Cgs est suffisament grande face à Cgd), bien plus avec les transistors au GaN de demain) ;
- autre auxquels je ne pense pas.

C'est pourquoi on dit si souvent de mettre 2, 10 ou 100Ohm, sans réfléchir beaucoup plus loin.
Certain drivers ont deux sorties : une de pull-up, l'autre de pull-down. Cela permet d'utiliser différentes résistances de grille pour la mise en conduction et pour le blocage : une "grosse" pour la mise en conduction, une faible pour le blocage (rapide et robuste).


On peut prendre une modélisation simpliste (mais souvent suffisante) pour la grille : une capacité d'entrée de valeur Ciss. Alors, la constante de temps à prendre en compte sera le produit de cette capacité par la résistance de grille externe (à laquelle on peut si besoin ajouter la résistance de grille interne -- quand elle est donnée dans la datasheet).

La figure 15 montre un plateau Miller, je sais que c'est causé par Cgd mais je ne sais plus qu'est ce qui se passe. Quelqu'un peut il m'éclairer, pas forcément dans le détail mathématique ?

Juste avant l'arrivée sur le plateau, la tension entre drain et gate vaut Vdg, Cdg est chargée. Pour que le potentiel de drain diminue, il faut décharger cette capacité, ce qui ne peut se faire que via un courant de gate.

Etant donné ce plateau, c'est bien ça durée qui risque de ne pas faire du bien au transistor puisqu'il n'est pas saturé et il va dissiper fortement durant un temps Qg(5), pour mon exemple. J'imagine que c'est bien ça qu'il faut que je regarde ?

La commutation du transistor se fait (très principalement) pendant le plateau Miller. C'est sa durée qui importe donc pour le calcul des pertes et des temps de commutation. Les datasheets indiquent les valeurs de la charge Miller, ne serait-ce que dans un graphique. Note que cette charge dépend des conditions d'utilisation du MOS, en particulier de Vds.
Pour une vision un peu plus "préservatrice", ou "worst-case", tu peux considérer la "total gate charge" du composant (Cg) ou la input capacitance (Ciss).



Tout ceci est de toute façon simplifié : aucune des capacités considérées n'est linéaire, elles varient en particulier avec Vds.

[Vincent PETIT]

Merci beaucoup pour ta réponse.

- le courant max transitoire disponible en sortie du driver ;
- le courant max moyen disponible en sortie du driver (histoire de puissance dissipée dans le driver) ;
- la vitesse de transition : rapide ca diminue les pertes mais pose des problèmes de CEM et stresse les isolants (en particulier lorsqu'un moteur est relié en sortie de l'onduleur) ;
- l'impédance (complexe) du circuit de grille : les inductances et capa parasites forment un RLC, qui doit être suffisamment amorti pour qu'il n'y ait pas (trop) d'oscillations de la tension de grille ;

Ok pour ça, je n'avais pas pensé à la rapidité de transition du V_DS sur une charge selfique qui peut provoquer un jolie RLC. Donc en plus des specs courant/timing de sortie du driver, ou porte logique, je comprends qu'il faut placer le MOSFET au plus proche du driver (idem, piste longue + C_gs = RLC)

- la robustesse face aux dv_ds/dt : un front de tension sur le drain sera couplé à la gate via les capa C_dg et C_gs//R_g (pont diviseur), pouvant remettre en conduction le transistor, assurant une belle cross-conduction (la question se pose peu avec les transistors silicium verticaux actuels (C_gs est suffisament grande face à C_gd), bien plus avec les transistors au GaN de demain) ;

J'avais pressentie un peu le problème mais là c'est plus clair.

Ok pour le modélisation simpliste avec C_ISS et avec tes explications, ça répond a ma question : "Une méthodologie pour déterminer/appréhender R_GATE" ou du moins maintenant, je sais au moins faire le tour du problème. C'est ce que je recherchais, que quelqu'un me débroussaille un peu l'approche par contre j'ai été très surpris du manque d'information sur ceci, sur Internet.

Concernant le plateau Miller, comment exploites tu le graphiques ?
Si il représente les étapes de conductions en fonction de V_GS et ID pourquoi l'axe horizontal n'est il pas en temps ? Parce qu'avec des nC, je peux retrouver une valeur en F mais je ne vois pas vraiment comment interpréter ça ?
A moins que de dire : 5 * (R_GATE * C_ISS) suffit a dépasser le plateau Miller ?


Merci d'avance.

[Antoane]

Ok pour ça, je n'avais pas pensé à la rapidité de transition du V_DS sur une charge selfique qui peut provoquer un jolie RLC. Donc en plus des specs courant/timing de sortie du driver, ou porte logique, je comprends qu'il faut placer le MOSFET au plus proche du driver (idem, piste longue + C_gs = RLC)

La charge (enfin... Le truc branché en sortie ) n'intervient pas (ou en tout cas pas suffisamment pour être prise en compte par moi) ; c'est bien du RLC du circuit de gate dont je parle : capa d'entrée du MOSFET, inductance du routage du circuit de commande (condensateur de découplage et fils reliant le driver au mosfet), résistance de gate.
C'est en particulier pour minimiser cette inductance qu'on trouve des composants de puissance avec deux prises de source : une de puissance pour que le courant principal circule et une autre à faible inductance, pour la commande (c'est comme pour une mesure de résistance 4 fils).

Concernant le plateau Miller, comment exploites tu le graphiques ?
Si il représente les étapes de conductions en fonction de V_GS et ID pourquoi l'axe horizontal n'est il pas en temps ?

L'axe horizontal n'est pas gradué en secondes car cela dépendrait du circuit de commande. On voit sur le graphique quelle charge (en nC) il faut apporter à la grille pour faire commuter le mosfet : environ 4-1.5~2.5 nC. Connaissant la valeur de la tension Vgs pendant le plateau (environ Vgs_th : Vplateau est entre 3 et 4 V sur le graphique), tu en déduis le courant de charge de la capa Miller : i_gate=(Vdriver-Vplateau)/Rgate. D'où tu détermines un temps de transition : dt=dQ/i_gate. Note qu'on ne passe pas par la capacité (en F), en particulier car on travail à courant constante (puisque Vplateau et Vdriver sont constant pendant la transition).

A moins que de dire : 5 * (RGATE * CISS) suffit a dépasser le plateau Miller ?

C'est une modélisation simpliste et sur-estimant les temps de transition, mais souvent suffisante.
On peut même se contenter de 3*R*C.

[A voir en vidéo sur Futura]

[Vincent PETIT]

La charge (enfin... Le truc branché en sortie ) n'intervient pas (ou en tout cas pas suffisamment pour être prise en compte par moi) ; c'est bien du RLC du circuit de gate dont je parle

je me disais aussi !!!! Quand j'ai écrit que je n'y avais pas pensé, je m'étais dit après coup.... la vache

L'axe horizontal n'est pas gradué en secondes car cela dépendrait du circuit de commande. On voit sur le graphique quelle charge (en nC) il faut apporter à la grille pour faire commuter le mosfet : environ 4-1.5~2.5 nC. Connaissant la valeur de la tension Vgs pendant le plateau (environ Vgs_th : Vplateau est entre 3 et 4 V sur le graphique), tu en déduis le courant de charge de la capa Miller : i_gate=(Vdriver-Vplateau)/Rgate. D'où tu détermines un temps de transition : dt=dQ/i_gate. Note qu'on ne passe pas par la capacité (en F), en particulier car on travail à courant constante (puisque Vplateau et Vdriver sont constant pendant la transition).


C'est une modélisation simpliste et sur-estimant les temps de transition, mais souvent suffisante.
On peut même se contenter de 3*R*C.

C'est parfait !
La valeurs de la résistance de gate est donc un grand compromis entre les appels de courant de C_ISS et le temps de commutation.

Donc R_gate doit satisfaire à l'appel de courant provoqué par C_ISS pour protéger la commande
R_gate = Vdriver / (C_ISS * dV_driver / dt)

Mais doit aussi satisfaire un temps de commutation
I_gate=(Vdriver-Vplateau) / R_gate
dt=dQ / I_gate

Je suis désolé de t'embêter avec une dernière question (normalement...) mais comment je peux connaître la puissance dissipée durant dt car je ne suis plus dans les abaques ? A moins que ce n'est pas quelque chose qu'on regarde autrement, je veux dire que c'est peut être plus le timing qu'on essaye d'apprécier par rapport à la fréquence de commande ?

Merci beaucoup pour le temps que tu m'accordes.
A bientôt.

[Antoane]

Bonjour,
La puissance dissipée dans le driver ne se lit pas sur la datasheet du mosfet mais sur celle du driver. Cela dépend de son architecture interne et du courant que tu lui fais débiter par rapport à ce qu'il peut offrir.
Tu peux déterminer l'energie perdue dans le driver à chaque commutation :

qui, multiplié par le double de la fréquence de découpage, donne la puissance totale dissipée en dynamique.
Cette intégrale peut se simplifier si, par exemple, tu supposes que la tension de sortie est indépendante du courant extrait (étage de sortie du driver à NPN, courant fourni relativement faible => tension de drop-out proche d'un V_{ce_sat}) : il suffit alors de calculer l'intégrale de i_gate(t)dt, ou i_gate(t) se calcule en utilisant l'équation classique de charge d'un RC. Tu peux aussi faire des approximations à la louche, en disant que l'intégrale du courant (i.e. le courant moyen) vaudra Vcc/R_gate/2, et donc que l'énergie perdue à chaque commutation vaudra t_transition*V_{ce_sat}*Vcc/R_gate/2, et donc que la puissance dynamique perdue dans le driver vaut f_sw*t_transition*V_{ce_sat}*Vcc/R_gate.
Il s'agit principalement de faire un pré-dimensionnent, on n'est pas à 50% près : si tu veux qqch de plus précis, il suffit de lancer SPICE ou de faire un proto.
Normalement, tu ne va pas utiliser ce critère pour déterminer t_transition, mais pour choisir le driver capable de dissiper cette puissance ou pour concevoir le routage le permettant.

C'est une vraie problématique, preuve en est l'utilisation de boitiers de drivers capables de dissiper quelques watts : http://www.farnell.com/datasheets/1698065.pdf.

Donc R_gate doit satisfaire à l'appel de courant provoqué par C_ISS pour protéger la commande
R_gate = Vdriver / (C_ISS * dV_driver / dt)

Je ne vois pas comment tu utilises cette équation.
L'appel de courant est maximal lorsque la capa de grille est déchargée, donc le courant de grille max vaut V[SUB]driver/R_gate.






Je reviens sur ce que j'écrivais plus haut : il faut minimiser l'inductance du circuit de gate. Pour cela il faut voir que le courant de grille viendra quasi-intégralement du condensateur de découplage, son bon positionnement sur la carte, près du driver est donc très critique. Un bon circuit de commande rapproché de gate ne fait que quelques nH.

[gcortex]

Bonjour,

Effet Miller, çà veut dire Cgd x gain en tension.
Comment le prendre en compte dans le calcul ?

Merci.

[Vincent PETIT]

Merci pour ta réponse Antoane.

Je ne vois pas comment tu utilises cette équation.

Pour l'équation, tu me mets un gros doute là....


On est bien d'accord que le courant I_gate appelé par un condensateur C_ISS qui se prend un échelon V_driver est bien de la forme.



1) Si je veux dimensionner ma résistance de grille R_gate pour qu'elle protège mon driver en introduisant un adoucissement du courant, il faut bien que je calcule :

2) Ensuite je regarde l'impact de ma R_gate sur le temps de commutation garce à la figure 15 et tes explications

3) But du jeu, trouver le meilleur compromis pour la valeur de R_gate entre la protection des appels de courants et temps de commutation d_t du transistor.


J'ai bien compris ?


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Je me suis affreusement mal expliqué sur la puissance dissipée dans la mesure où je voulais parler du transistor mais ton commentaire m'est utile pour le driver.

Je reformule, ce que je voulais demander c'était :
A cause plateau Miller et de la tronche de la charge de V_GS (figure 15), le transistor met un certain temps (d_t) pour conduire et atteindre la saturation.


Pendant d_t, j'imagine que le transistor est malmené surtout durant le plateau Miller et il dissipe puisqu'il est entrain de conduire mais pas encore totalement ? Ma question était comment estimer cette dissipation ? Je ne vois pas l’abaque qui me permet de trouver ça.


Et encore merci.

[Antoane]

[...]J'ai bien compris ?

Oui, sachant que tu peux aussi faire intervenir les problématiques de CEM.

A cause plateau Miller et de la tronche de la charge de V_GS (figure 15), le transistor met un certain temps (d_t) pour conduire et atteindre la saturation.

Détail : lorsqu'un mosfet est en saturation, son courant de drain est indépendant de la tension Vds.
C'est lorsqu'il est en fonctionnement linéaire (aussi appellé ohmique) que le composant se comporte comme une résistance de faible valeur et que le ratio Vds/Id est quasi-constant.
Les noms sont inversés par rapport aux transistors bipolaires -- ca peut être déstabilisant lorsque tu rencontres ça dans la littérature.

Pendant d_t, j'imagine que le transistor est malmené surtout durant le plateau Miller et il dissipe puisqu'il est entrain de conduire mais pas encore totalement ? Ma question était comment estimer cette dissipation ? Je ne vois pas l’abaque qui me permet de trouver ça.

Avec une charge selfique, le courant croit dans le mos avant que la tension Vds ne descende, ce qui fait qu'il y a dissipation avant même le plateau de Miller, entre Vgs= Vth et Vgs = Vplateau. L'énergie perdue à chaque commutation se calcule comme l'intégrale du courant par la tension aux bornes du composant. On peut simplifier en disant que ces courbes sont linéaires, ce qui simplifie les équations. Cf. §3.1. http://www.ti.com/lit/an/slpa009a/slpa009a.pdf
C'est un peu différent pour les IGBT : à cause du 'tailing current', les formes d'ondes ne sont pas aussi propres.

Effet Miller, çà veut dire Cgd x gain en tension.
Comment le prendre en compte dans le calcul ?

Je ne sais pas, je connais mal ce type de modélisation.

[Vincent PETIT]

Merveilleux !!!!

Estimation de la puissance dissipée par le MOSFET pendant la charge de V_GS



Je pense en avoir assez pour faire le grand tour du problème des MOSFET (sachant que je ne compte pas faire d'alimentation a découpage)
Si c'est good, je te remercie BEAUCOUP pour ton aide.

A bientôt !

[Antoane]

Bonjour,
c'est l'ordre de grandeur.
Sachant que pour une charge résistive, se sera proche de un tièrs de la formule que tu donnes (E_c=\int_{[0,t_r]}{(E-R_{load}*i(t))*i(t)dt), avec i(t)=I°t/tr et R_load=E/I°).

Généralement : en basse tension (< 12 V), les pertes par conduction sont prédominantes, les pertes par commutations dominent lorsque la tension d'alim augmente.

[gcortex]

les pertes par commutations dominent lorsque la tension d'alim augmente.

Si l'effet Miller multiplie d'un facteur 100 (1000V), j'ai le droit à un remerciement ou pas ?