Considérations sur les circuits synchrones

[jtruc34]

Bonjour,

je me posais une question sur les circuits synchrones.

Si j'ai bien compris, un modèle de ces circuits pourrait être celui-là :

(excusez le schéma fait à l'arrache sur paint).

Les changements d'état d'un étage sont contrôlés par les états de l'étage précédent et ont lieu lors d'un front d'horloge.

Ce que je me demandais, c'est si c'était une problème que les états d'un étage changent pile en même temps que ceux de l'étage suivant, bien que ce soit le principe. Je m'explique : la sortie d'une bascule A est branchée sur l'entrée D de la bascule B. Sur le front d'horloge, la bascule A change d'état. Cela veut dire que l'entrée D de B commute pile en même temps (ou juste plus tard) que l'horloge.

Sauf erreur, dans ce cas, la bascule B aura un comportement indéterminé.

J'ai l'impression que la solution se trouve dans le choix approprié du temps de propagation du signal dans les bascules (le juste plus tard d'avant), et le "hold-time" de D. Mais cela veut dire que si je change une bascule, le circuit pourrait ne plus marcher...

Où est l'erreur ?

Merci !
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[jtruc34]

Up !

Et en passant, la question est-elle trop obscure ou trop vague ? Faut-il une reformulation ?

Merci !

[jtruc34]

Bonjour,

une réponse de electronics.stackexchange (transcrite et résumée) : ce n'est pas un problème car un pratique, le hold-time des bascules de l'étage n est bien plus faible que le propogation delay interne des bascules de l'étage n-1 additionné à celui de la partie de logique combinatoire intermédiaire.

Donc l'entrée D est tenue au moins assez longtemps avant que les bascules ne changent d'état.

(et j'imagine que si on a une bascule avec un hold-time bien trop grand, il suffit de rajouter du délai (avec un condensateur, par exemple ?))

Voilà

[jtruc34]

https://electronics.stackexchange.co...-in-flip-flops

La première réponse de ce sujet répond aussi à cette question.

Et je me suis trompé dans le message précédent : ce n'est pas le propogation delay mais bien le contamination delay.

[A voir en vidéo sur Futura]

[DAT44]

Bonjour,
oui.

[PA5CAL]

Bonjour

Le délai de contamination (t_cd) n'apparaît pas toujours dans les spécifications des composants logiques.

Un système synchrone doit être conçu de sorte que tous les signaux internes qu'il véhicule soient stabilisés durant le laps de temps où le front d'horloge, passé ou à venir, est susceptible d'être pris en compte (1). Il suffit que ce laps de temps n'interfère pas avec les laps de temps, précédent et suivant, durant lesquels les états de sorties des circuits intermédiaires sont susceptibles d'être modifiés (2).

Quant aux signaux externes entrants, ils doivent être préalablement synchronisés à l'aide de bascules afin de respecter ce principe.

Le laps de temps (1) inclut les délais maximums d'établissement (t_su=setup time) et de maintien (t_h=hold time) des états d'entrée, et le cas échéant le délai maximum de transition du front d'horloge (t_t=transition time) sur l'ensemble du système.

Considérant les circuits constitués d'une bascule, suivie éventuellement d'un circuit de logique combinatoire, et aboutissant à l'entrée d'une autre bascule, le laps de temps (2) est compris entre la fin du délai de propagation minimum du circuit le plus rapide compté depuis le début du front d'horloge et la fin du délai de propagation maximum du circuit le plus lent compté depuis la fin du front d'horloge (t_pd=propagation delay).