Simulation code vhdl

[persus9]

Bonjour à tous,

J'ai réalisé un code en VHDL (environnement Xilinx), celui-ci fonctionne correctement quand je le simule sous Modelsim. Par contre, dès que je veux le faire fonctionner sur ma carte (SPARTAN 3), il ne marche plus.
Je pense que ma simulation ne prends pas en compte les problèmes de timing liés au chip.
Est-il possible de simuler mon code en lui indiquant le chip que j'utilise ? Comment faites-vous pour voir ces problèmes de timings?

Merci.

[persus9]

Personne ne sait?

[jiherve]

Bonsoir
Ben si y en a qui savent.
Simulation en mode post layout (avec .vho et .sdo )
Ceci dit si ton truc ne marche pas c'est que :
1 ton design est foireux
2 ton compilo est foireux
Pour un design synchrone , a moins de faire des machines à états démentes cela doit fonctionner sur cible.
N'y aurait il pas quelques variables non initialisées comme dans un soft "normal"?
JR

[persus9]

Merci de votre réponse,
Vous parlez d'une simulation post layout; pouvez-vous m'éclaircir sur cette fonction ?

Merci.

[persus9]

PAS de réponse, sur le post-layout?