architecture vhdl

[invite6fc91cc2]

bonjour,
j'ai une bascule qui a pour entrées set et reset et clock. Les entrées set et
reset sont synchrones (front montant) et elles mettent la sortie à 1 et 0
quand elles sont actives. Le set est proritaire sur le reset. Quand set et
reset sont inactives, la sortie q change d'état à chaque front montant de
clock.
L'équation de sortie est q(n+1)=/q(n)
q(n+1) = q à l'état n+1
/q = q barre à l'état n

je voudrais écrire cette bascule en vhdl, j'ai pu écrire l'entity, mais
l'architectute me pose problème, est-ce que quelqu'un saurait écrire cela en
vhdl ?

merci.
-----

[jiherve]

Bonjour
Comme c'est Noël je m'y colle
je suppose (c'est un euphémisme) que les déclarations ont été faites dans l'entity!

architecture rtl of Flip_Flop is
Begin
ff : process(clk,set,reset)
begin
if set = '1' then
Q<='1';
elsif reset = '1' then
Q<= '0';
elsif rising_edge (clk) then
Q <= not Q;
end if;
end process ff;
end architecture rtl;
JR

[invite48d5feac]

Salut,
je pense que le SET et RESET sont synchrone donc ils doivent etre plutot dans
if rising_edge().

[invite48d5feac]

je pense que c comme ça:

Process(CLK,RAZ,RAU)
  Begin
    if (CLK'event and CLK='1') then
      if RAZ='1' then Q<='0';
      elsif RAU='1' then Q<='1';
      else Q<=D;
    end if;
end Process;

[A voir en vidéo sur Futura]

[jiherve]

Salut,
je pense que le SET et RESET sont synchrone donc ils doivent etre plutot dans
if rising_edge().

Bonjour
Exact , emporté par l'habitude je les avais définis en asynchrone!
JR