description analogique et numerique

[mahfah]

Bonjour tout le monde .

je travaille sur projet " description en language VHDL-AMS d'une PLL synthétiseur de phase N-integer"

je dois utiliser un diviseur programmable , je ne sais pas comment fonctionne un tell diviseur et en plus son programme

s'il vous plait si quelqu'un peut m'aider ou me diriger vers un site où pourrais je avoir plus d'info !


merci d'avance
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[Flyingbike]

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Flyingbike pour la modération.

[albanxiii]

Bonjour,

Vous ne savez pas comment faire un diviseur de fréquence en VHDL ? C'est assez mal parti pour la PLL entière alors... Il faut apprendre les bases en premier.

En cherchant un peu avec les bons mots clés ("clock divider vhdl" par exemple) on trouve des exemples, comme : https://allaboutfpga.com/vhdl-code-for-clock-divider/ que je vous laisse étudier. Vous avez même le testbench pour faire la simulation.

[mahfah]

bonjour albanxiii ,
merci pour la reponse .

je sais deja réaliser un diviseur simple , mais pour le diviseur programmable je ne sais pas


en plus je parle du vhdl-ams et non vhdl


la dite pll utilise deux diviseur de frequence l'un statique et l'autre programmable

[A voir en vidéo sur Futura]

[Jack]

Redéplacé dans le forum Electronique car il s'agit principalement d'un problème de conception électronique et pas informatique.

[jiherve]

bonjour
pour de la logique pure le VHDL_AMS c'est du VHDL, un diviseur programmable c'est le plus souvent un décompteur dont on peut contrôler la valeur de chargement d'où le "programmable".
Pour le reste c'est élémentaire.
JR

[mahfah]

Bonjour jiherve;

vous affirmez que vhdl-ams c'est du vhdl oui certes je suis d'accord mais le vhdl-ams est utilisé pour les systèmes mixte

du coup les composant electrical et terminaux sont necessaires pour lier les bloc

ca c'est qui pose le problem

sinon si c'est le cas de vhdl , il sufi juste d'ajout un deuxieume conteur qui permet de paramétrer la partie programmable


merci cas meme d'avoir pris votre temps en me répondant

[jiherve]

re,
oui en effet c'est tout mème très différent ,j'ai parcouru un tutorial en diagonale , ce langage à l'air jouissif et en plus j'ai trouvé çà:http://www.pldworld.com/_hdl/1/www.i...h/vhdlamsb.htm
Voir 4.5.
JR

[mahfah]

Merci jiherve ,

mais voici un que j'ai réalisé moi aussi ; ca compile cas meme mais je ne sais pas si ca va répondre à ce que cherche pour le moment

LIBRARY IEEE;
use ieee.std_logic_1164.all;
use IEEE.math_real.all; 
use IEEE.electrical_systems.all;

entity diviseur_pro is
    generic ( vlo, vhi :   real  ;
               delay :time := 1000 ns ;
                r_cl: real := 0.5);
    port (terminal p2,p3 : electrical);
end entity diviseur_pro ;

architecture beh_diviseur_pro of diviseur_pro is 
    constant Vseuil : real := 0.5*(vlo + vhi) ;
    quantity vin across i through electrical_ref to  p2 ;
    quantity vsort across isort through p3 to electrical_ref ;
    signal compteur    : real := 0.0 ;
    signal seuil_interm: real := vlo;
    signal N_div  : real := 20.0;    
begin 
i == 0.0 ;

process 

begin 
 
 N_div <= N_div +1.0 after  delay; 
if (N_div = 25.0) then N_div <= 0.0;
end if;

    wait until vin'above(Vseuil) ;
compteur <= compteur + 1.0;
if (compteur<1.0*(N_div)*r_cl) then seuil_interm <= vlo;
else seuil_interm <= vhi ;
end if;
if (1.0*(N_div)<compteur) then compteur <= 0.0;
end if;
 
end process;

vsort == seuil_interm'ramp(0.0,0.0);
end architecture beh_diviseur_pro;

[Jack]

Pourrais-tu ajouter les balises code la prochaine fois s'il te plait (bouton # de l'éditeur avancé). C'est tout de même plus présentable, à condition de donner une indenattion correcte.

[jiherve]

Re
Je n'en sais rien car je ne suis pas familier de ce langage .
Mais cela me semble bien compliqué.
JR