vhdl :std_logic

[mohamedyassir]

en vhdl on a:
type std_logic is (
'U', -- Uninitialized
'X', -- Unknown
'0', -- 0
'1', -- 1
'Z', -- High Impedance
'W', -- Weak Unknown (0 or 1)
'L', -- Weak 0 (models a pull-down)
'H', -- Weak 1 (models a pull-up)
'-'); -- Don't care
je ne comprend pas l'interet d'utilisation de std_logic et std_logic_vector. est ce qu' on peut remplacer juste par rapport bit ou bit_vector?.c'il vous plait je veut un exemple bien expliqué qui montre l'avantage de l'utilisation de std_logic par rapport bit et la significatuion dans la programmation de U, X,Z,W, L, H et - . et merci
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[capsule_59]

manque les mots magiques !

[jiherve]

Bonsoir,
L’intérêt c'est pour la simulation car quant au reste il n'y a physiquement que trois état 1,0 et Z pour une I/O JAMAIS en interne c'est mortel
Bien sur cela suppose que le VHDL soit ecrit en conséquence en particulier un CASE sur un std_logic_vector dont on aura explicité tous les cas physique (par exemple 8 états pour un vecteur de 3 bits) doit obligatoirement se finir par un WHEN OTHERS pour "collecter" tous les autres etats (7^3 pour l'exemple).
JR

[albanxiii]

Bonjour,

Ça permet bien plus, et il n'y a pas physiquement que 3 états. Simuler des pull-up sur un bus I2C par exemple. Ou des bus DDR2/3...

Le VHDL étant à la base un langage de description, il est logique qu'il se donne les moyens de décrire les états électriques qu'on peut rencontrer dans un circuit.

@+

[A voir en vidéo sur Futura]

[mohamedyassir]

c'il vous plait l'avantage de l'utilisation de std_logic par rapport bit et la signification dans la programmation de U, X,Z,W, L, H et - ?. et merci