bonjour,
je voudrai realiser une resynchronisation de l'horloge de mon système en vhdl.
c'est à dire que lorsqu'un signal passe a l'état bas la clock recommence un cycle au début.
la clock étant une entrée, je ne sais pas si je peux modifier ce signal.
je pensais mettre une bascule pour retarder le signal. est ce que cette idée pourrait marcher?
j 'ai mis le schéma de ce que je voudrai faire en PJ.
je vous remercie
ou alors un forum spécial VHDL? parce que je ne trouve vraiment pas de solutions
merci
Est tu sure que c'est l'horloge que tu veux resynchroniser
ou un process avec cette horloge?
J'ai beau réfléchir, mais vu ton graphe une resynchro de ton entrée ne sert à rien, car si ton process est modifié sur un mouvement de ton horloge (front montant ou front descendant), ton horloge d'entrée n'a pas besoin d'être modifiée. Par contre si c'est process que tu veux resynchroniser fais cela :
process(clock_system)
begin
if signal = 1 then
clock_in => clock_process;
else -- signal vaut 0 alors
clock_process <= 0;
reset_process = 1; -- tu reset ton process
end if;
a+
Bonsoir
Solutions cochonnes!
pour fait cela il faut une solution type PLL digitale.
une horloge HF multiple de l'horloge à resynchroniser , celle ci est générée par division synchrone, et c'est ce diviseur que l'on synchronise au moyen d'une impulsion de chargement synchrone qui est générée par détection du front actif du signal servant de référence.
Le diviseur sera chargé avec une valeur telle que cela compense si nécessaire le retard induit lors de la génération du pulse de chargement à partir du signal de consigne.
De façon évidente l'erreur de phase est inversement promotionnelle à la fréquence de l'horloge mère!
Bien sur on prendra soin d'échantillonner ce signal de consigne au moyen de deux bascules afin d'éviter les problème de métastabilité.
C'est vraiment le b a ba!
JR
