Bonjour,
Quelqu'un aurait-t'il des connaissances concernant la phase de configuration d'un FPGA ALTERA EP1C3T100C8N (cyclone)?
Sur ma carte la configuration se fait depuis une mémoire série externe EPCS1 où se trouve la configuration à charger dans la SRAM.
J'ai observé les différents signaux impliqués dans la config, en particulier DATA0 où entrent les données de conf sérialisées.
On voit nettement les 44 octets de config émis, puis après le 44eme octet le FPGA remonte le nCS de l'EPCS1 et le cycle se répète indéfiniment. C'est comme si une erreur était détecté dans ce flux de donnée. Pourtant tous les paramètres de compilation sous quartus II me semblent corrects et les signaux propres.
Merci pour votre aide
Whitebird.
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