Bonjour,
je suis débutant en developpement sur fpga.
J'ai investit dans une carte de developpement XILINX contenant une FPGA XC3S200.
Voila j'ai déjà implémenté quelque design pour controler les divers composant de la carte diode, switch... j'ai aucun problème tant que je fais du combinatoire, mais dès que je veux utiliser une clock, avec une petite flip flop y'a plus personne.
Par exemple un truc tout con comme : (completement debile d'accord)
entity top is
Port ( clk : in std_logic;
reset : in std_logic;
switch1 : in std_logic;
led1 : out std_logic);
end top;
architecture Behavioral of top is
begin
process(clk,reset)
begin
if reset='1' then
led1<='0';
elsif clk='1' and clk'event then
led1<=switch1;
end if;
end process;
end Behavioral;
ben ça me fait quelque chose de nickel en simulation (meme post placement routage), et quand je place le bitstream généré sur le FPGA c'est le black out total...
et j'ai aussi un fichier de contrainte (.ucf) comme ça :
NET "clk" TNM_NET = "clk";
TIMESPEC "TS_clk" = PERIOD "clk" 20 ns HIGH 50 %;
#PACE: Start of Constraints generated by PACE
#PACE: Start of PACE I/O Pin Assignments
NET "led1" LOC = "k12" ;
NET "reset" LOC = "l14" ;
NET "switch1" LOC = "f12" ;
#PACE: Start of PACE Area Constraints
#PACE: Start of PACE Prohibit Constraints
#PACE: End of Constraints generated by PACE
Voila Voila, j'espère que quelqu'un m'aidera parce que là je coince et j'ai personne pour m'aider...
Merci d'avance !
PS:j'utilise l'environneme ISE pour faire tout ça.
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