registre

[invite6fc91cc2]

bonjour,
je voudrais réaliser en vhdl un registre 32 bits de type SISO, L'entrée d sur
1 bit est synchrone par rapport aux fronts montatnt de l'horloge clk. Sa
sortie q est synchrone et a une taille de 1 bit. q prend la valeur de d à
l'instant t-32. Son équation de sortie serait q(t)=d(t-32)

j'ai écrit l'entity et pour l'architecture, je voudrais utliser des bascules
D, dans ce cas là, je dois donc utiliser 32 bascules D et utliser une boucle
for generate.

J'ai déjà écrit l'entity et l'architecture pour la bascule D, mais je bloque
pour l'architecture du registre, est-ce que quelqu'un saurait l'écrire, svp ?

merci.
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[jiherve]

Bonjour
Dis donc tu bloques souvent toi!
m'enfin
avec des entrée Clk,reset,input et une sortie output
registre décalant à gauche en convention little endian (bit 31 MSB)!

signal reg := std_logic_vector(31 downto 0);
architecture rtl of register is
Begin
ff : process(clk,reset)
begin

if reset = '1' then
reg <=(others => '0');
elsif rising_edge (clk) then
reg(31 downto 0) <=( reg(30 downto 0) & input);
end if;
end process ff;
output <= reg(31);
end architecture rtl;
là tu n'as pas besoin d'un "generate"
Reste dans un seul fil car si on doit ensuite passer en revue, fifo,compteur additionneur etc etc cela va saturer ce forum
JR

[invite6fc91cc2]

merci, mais je veux utiliser les bascules D dans le registre 32 bits en utilisant for generate, comment pourrait-on faire ?

[jiherve]

again
Fondamentalement dans mon exemple ce sont des bascules D!
Ceci dit, si je te suis bien, tu désires utiliser un 'component' de type bascule D?
isn'it?
JR

[A voir en vidéo sur Futura]

[invite6fc91cc2]

en fait, je veux utiliser la boucle for generate dans le registre, comment faire ?

[invite6fc91cc2]

oui, je veux utiliser un component de type bascule D, pour pouvoir utiliser la boucle for generate, mais je ne sais pas écrire l'architecture.

[jiherve]

good evening
wait till tomorow, tonight that is xmas!
JR

[jiherve]

bonjour et joyeux Noël!

en supposant que tu disposes d'une déclaration de "component" du style:
component DFF
port
(reset : in std_logic;
clk : in std_logic;
d : in std_logic;
q: out std_logic);
end component;
et avec les même I/O que dans l'exemple précédent
alors tu peux écrire

architecture rtl of register is
signal regout : std_logic_vector(31 downto 0);
signal regin :std_logic_vector(31 downto 0);
Begin
regin <=(regout (30 downto 0) & input);
ff_array : for i in 0 to 31 generate
ff_unit : DFF
port map
(reset => reset,
clk => clk,
d => regin(i),
q => regout(i));
end generate ff_array;

output <= regout(31);
end architecture rtl;

il y avait une coquille dans mon exemple précédent lire :
architecture rtl of register is

signal reg :std_logic_vector(31 downto 0);
Begin
.....
JR

[Jack]

JR, n'hésite pas à utiliser les balises "code", ça permet de garder l'indentation.

A+

[jiherve]

Bonjour
Merci Jack il va falloir que j'expérimente :

architecture rtl of register is
  signal regout : std_logic_vector(31 downto 0);
  signal regin :std_logic_vector(31 downto 0);
  Begin
    regin <=(regout (30 downto 0) & input);
    ff_array : for i in 0 to 31 generate
      ff_unit : DFF
        port map
        (reset => reset,
         clk => clk,
         d => regin(i),
         q => regout(i));
    end generate ff_array;
    output <= regout(31);
 end architecture rtl;

ça c'est effectivement mieux.
JR

[invite6fc91cc2]

pour la boucle for generate, est-ce que la boucle devrait aller de 0 à 31 et
output <= regout(0);

je veux cette fois-ci, faire un registre 16bits de type SIPO(ayant comme
entrée D, Clk et Q), à partir des bascules D (ayant comme entrée D, Clk et
Q). La sortie Q est synchrone et a une taille de 16 bits. Cette sortie Q
prend la valeur interne AFF dont la valeur correspond aux différentes valeurs
de D aux instants t-16, t-15, ..., t-1, t. Les équations de Q sont Q15(t)=D(t-15), Q14=D(t-14), Q0(t)=D(t).

Comment écrire l'architecture de ce registre en utilisant une boucle for generate, svp ?

merci.

[invite6fc91cc2]

personne ?

[invite9bc88dfc]

tien tien cela ressemble bcp à un DM d'electronique hein electron78