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vhdl corrigé de l'erreur "unexpected PORT, expecting SEMICOLON"



  1. #1
    kaoutar14

    vhdl corrigé de l'erreur "unexpected PORT, expecting SEMICOLON"

    bonjour,
    j ai écrit un code vhdl pour une unité arithmétique et logique 8 bits par la méthode structurelle, en faite jé utilisé un bloc arithmétique, un bloque logic, un bloque de décalage et un multiplexeur, l'entité qlobale contient 2 input A et B 8 bits 2 entrées de sélection une 1bits et l autre 5 bits, et le output y 8 bits qui sera le résultat de telle opération entre A et B selon la sélection choisie.

    bon tout les codes secondaires sont justes aussi leurs schémas RTL, me reste le programme globale la syntaxe est juste mais pour le schéma RTL on m'affiche ce msg :


    ERROR:HDLParsers:164 - "C:/Documents and Settings/kaoutara/Mes documents/CC2_GSEA_2009/2eme semestre/tp_ALU/ALU_8bits/alu_8bits.vhd" Line 54. parse error, unexpected PORT, expecting SEMICOLON


    voila le code globale:

    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    use IEEE.STD_LOGIC_ARITH.ALL;
    use IEEE.STD_LOGIC_UNSIGNED.ALL;

    entity alu_8bits is

    generic(N: positive:= 8);
    Port ( A : in std_logic_vector(N-1 downto 0);
    B : in std_logic_vector(N-1 downto 0);
    SEL : in std_logic_vector(4 downto 0);
    CI : in std_logic;
    Y : out std_logic_vector(N-1 downto 0));
    end alu_8bits;

    architecture Behavioral of alu_8bits is

    signal AO ,LO , NSO : std_logic_vector(N-1 downto 0);

    component bloc_arith is
    generic(N: positive:=8);
    port (A1,B1 : in std_logic_vector(N-1 downto 0);
    SEL1 : in std_logic_vector(1 downto 0);
    CI1 : in std_logic;
    AO1 : out std_logic_vector(N-1 downto 0));
    end component;

    component bloc_logic is
    generic(N: positive:=8)
    port (A2,B2 : in std_logic_vector(N-1 downto 0);
    SEL2 : in std_logic_vector(1 downto 0);
    LO2 : out std_logic_vector(N-1 downto 0));
    end component;

    component decalage is
    generic(N: positive:=8);
    port(NSO3 : in std_logic_vector(N-1 downto 0);
    SEL3 : in std_logic_vector(1 downto 0);
    Y3 : out std_logic_vector(N-1 downto 0));
    end component ;

    component mux is
    generic(N: positive:=8);
    port ( LO4 ,AO4 : in std_logic_vector(N-1 downto 1);
    SEL4 : in std_logic;
    NSO4 : out std_logic_vector(N-1 downto 0));
    end component;


    begin
    U1 : bloc_arith port map(A,B,SEL(1 downto 0),CI ,AO) );
    U2 : bloc_logic port map(A,B,SEL(1 downto 0),LO );
    U3 : decalage port map (NSO ,SEL(4 downto 3),Y);
    U4 : mux port map (LO,AO,SEL(2),NSO );

    end Behavioral;


    ligne 54 c'est : port (A2,B2 : in std_logic_vector(N-1 downto 0);

    dans la partie : component bloc_logic is

    s'il vous plait si quelqu'un peut m'aider j ai vérifier le programme et j l ai revérifier plusieurs fois mais je trouve pas de faute !!!!!!!!!!

    -----


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  3. #2
    jiherve

    Re : vhdl corrigé de l'erreur "unexpected PORT, expecting SEMICOLON"

    Bonsoir,
    generic(N: positive:=8)
    missing semicolon so unexpected one after!
    JR
    l'électronique c'est pas du vaudou!

  4. #3
    kaoutar14

    Re : vhdl corrigé de l'erreur "unexpected PORT, expecting SEMICOLON"

    bsr,
    s'il vous plait veuillez clarifier votre réponse, que dois je faire pour corriger le probleme dans mon programme??

  5. #4
    jiherve

    Re : vhdl corrigé de l'erreur "unexpected PORT, expecting SEMICOLON"

    Bonsoir
    eh bien tu rajoutes un ; après component bloc_logic is
    generic(N: positive:=8)!
    JR
    l'électronique c'est pas du vaudou!

  6. #5
    kaoutar14

    Re : vhdl corrigé de l'erreur "unexpected PORT, expecting SEMICOLON"

    olala j'ai pa fait attention à l'absence du ";" !!!!!!!
    merci bien

  7. A voir en vidéo sur Futura
  8. #6
    Dijachan

    Re : vhdl corrigé de l'erreur "unexpected PORT, expecting SEMICOLON"

    stp Kaoutar14 tu peux écrire le code vhdl du bloc_logic

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