boucle avec VHDL

[invite4c907eb3]

Salut,je voudrais savoir si la boucle for est synthétisable en VHDL.
J' ai affaire à un projet avec un kit de développement altera.Je veux savoir si Quartus peut synthétiser ce genre de boucle.
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[jiherve]

Bonsoir
Oui une boucle for est synthétisable mais cela dépend de la condition
par exemple:
loop1 : for i in 0 to n
if toto(i) = '1' then
titi((i+4)) rem j <= '1';
else
titi((i+4)) rem j <= '0';
end if;
end loop1;
fait un décalage circulaire et se synthétise très bien .
les boucles de ce type sont très utiles avec un "generate"
JR