Répondre à la discussion
Affichage des résultats 1 à 3 sur 3

projet VHDL



  1. #1
    rourou2009

    projet VHDL


    ------

    voila j'ai un projet vhdl et mnt j'ai une erreur dans isplever quand je compile parceque dans mon projet ds la partie ou je programme l'afficheur j'ai un random
    BCD_2_7SEGM: process(BCD_IN)
    begin
    case BCD_IN is
    when X"0" => SEG_OUT<= "0111111";
    when X"1" => SEG_OUT<= "0000110";
    when X"2" => SEG_OUT<= "1011011";
    when X"3" => SEG_OUT<= "1001111";
    when X"4" => SEG_OUT<= "1100110";
    when X"5" => SEG_OUT<= "1101101";
    when others => SEG_OUT<= "0000000";
    end case;
    end process;

    sequence: process
    Variable random : octet := 0;
    Variable temp:bit_vector(63 downto 0) := X"0000_0000_0000_0001";
    Variable lowest:integer := 1;
    Variable highest:integer := 5;
    Variable range_rd:integer;
    Variable result_random:integer;

    begin

    range_rd := (highest-lowest)+1;
    if IN_CLEAR = '1' then
    automate_question <= DEFAULT;
    else
    WAIT until (IN_CLK'EVENT) AND IN_CLK = '1' ;
    if IN_START = '0' then
    wait until IN_START = '1';
    end if;


    random:=((random+1) mod 5);

    temp := temp(63 downto 0 ) & (temp(63) xor temp(62) );
    --result_random:= lowest + (range_rd * temp); -- + ((range_rd * temp)/(32767 + 1.0));
    if random= 0 then
    automate_question <= AFRIQUE;
    --BCD_IN := 0;
    elsif random = 1 then
    automate_question <= AMERIQUE;
    elsif random= 2 then
    automate_question <= ASIE;
    elsif random= 3 then
    automate_question <= AUSTRALIE;
    elsif random= 4 then
    automate_question <= EUROPE;
    end if;
    end if;
    end process sequence;


    et l'erreur que j'ai la voila
    @E: CD339 :"C:\isplever_classic1_2\examp les\rajaaexo.vhd":106:13:106:2 7|Right argument must evaluate to a constant integer power of 2
    (la ligne rouge)
    merci de m'aidé parceque c urgent merci

    -----

  2. #2
    jiherve

    Re : projet VHDL

    Bonsoir,
    bravo un process sans liste de sensibilité!
    le type octet est il connu?
    Peut on utiliser la fonction mod sur un octet ?
    en écrivant :
    type octet : integer range 0 to 255;
    cela devrait fonctionner, au moins pour çà.
    toujours donner un range au integer sinon synthèse sur 32 bits et là au revoir la performance!
    JR
    l'électronique c'est pas du vaudou!

  3. #3
    rourou2009

    Re : projet VHDL

    euhh
    merci pour la réponse mais pour vous dire je suis nouvelle dans ce domaine et on a fais que 2 séance pour le vhdl et c pas vraiment eviden ni facil pour moi que j'ai jamais ca

Discussions similaires

  1. Idées de projet vhdl
    Par jeff705 dans le forum Électronique
    Réponses: 17
    Dernier message: 02/06/2017, 16h58
  2. probleme da un projet de VHDL aide moi SVP
    Par suppr dans le forum Électronique
    Réponses: 2
    Dernier message: 30/04/2008, 19h54
  3. Ou je dois mettre mon code source vhdl dans le projet xmp?
    Par eya02 dans le forum Électronique
    Réponses: 0
    Dernier message: 20/04/2008, 00h18
  4. projet en VHDL
    Par susu dans le forum Électronique
    Réponses: 7
    Dernier message: 30/06/2007, 09h34
  5. projet VHDL
    Par youssef_az dans le forum Électronique
    Réponses: 2
    Dernier message: 23/04/2006, 07h56
Découvrez nos comparatifs produits sur l'informatique et les technologies.