langage VHDL

[invite8b4d9c4a]

J'ai 1 souci sur le langage VHDL. je suis débutant.

En fait, j'ai l'énoncé :

"le circuit suivant est un décodeur 2 vers 4 synchrone:

A sera défini comme un vecteur de bit: c'est le vecteur de sélection de la sortie.
Le décodeur peut changer d'état de sortie sur chaque front montant de l'horloge, notée CLK.
Si une sortie est activée, on met cette sortie à l'état logique 0; sinon on la place à l'état logique 1. Une seule sortie à la fois peut être activée

le prof a traduit l'énoncé pour faire la table de vérité



Vous pouez m'expliquer comment mon prof a fait ?

Merci d'avance
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[indri]

Ben c'est tout bête: 00=0 ->on active S0, 01=1 ->S1, 10=2->S2 idem pour 11=3

Puis on dit

Si une sortie est activée, on met cette sortie à l'état logique 0; sinon on la place à l'état logique 1. Une seule sortie à la fois peut être activée

Je vois pas ce qu'il y a de compliqué...

Ps: on connait pas le rognage?^^