j'ai trouvé des difficultés pour écrire le programme VHDL concernant un diviseur de fréquence,j'ai comme entrée 50Mhz et on veut avoir 1Hz dans la sortie.
merci d'avance.
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Salut :)
- 11/01/2012, 18h16 #1invite57f1d927
Salut :)
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- 12/01/2012, 06h56 #2Lytharan
Re : Salut :)
Gooooogle est ton ami ! Recherche des tutoriels tu auras la réponse a ta question.
PS: La prochaine fois metre un titre de sujet plus pertinant...
- 12/01/2012, 09h02 #3stefjm
Re : Salut :)
Voir le cours, TD, TP si c'est à l'école...
Moi ignare et moi pas comprendre langage avec «hasard», «réalité» et «existe».
- 12/01/2012, 11h30 #4alban77
Re : Salut :)
Salut
2 solutions :
1- les FPGA ( si il s agit bien d'un FPGA) ont des outils type PLL permettant de faire ça.
2- Passer d'une horloge de 50MHz à une horloge de 1 Hz c'est typiquement faire un compteur qui compte jusqu'a 50000000 ...
A+
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