Bonjour,
je souhaiterais créer un projet pour l'utilisation de la SDRAM sur le 'Cyclone 2 Starter Development Kit'.
En effet, pour m'auto-former, je me suis acheté le kit cyclone 2 pour travailler le soir chez moi.
J'ai déjà fais un UART et diverses applications en VHDL.
C'est un domaine qui me plaît et j'aimerais continuer à apprendre.
J'ai donc téléchargé le 'SDRAM controller' du site altera.
Lors de la simulation de celui-ci, l'horloge du test bench n'est pas prise en compte par les sous-module. Pourquoi?
Les process's étant tous actifs sur le front montant de l'horloge, ça foire toute la simu.
=> C'est la première question que j'ai à vous poser sur ce forum.
Ci-joint, je vous ai fourni les codes, ils compilent, mais comme je le disais, la simu est incorrect à cause de la clock.
Je vous ai fourni aussi la datasheet de ce controller.
De plus, à la suite des discussions sur ce projet, cela me permettra de comprendre l'architecture de la SDRAM, afin de comprendre les adresses, comment venir lire, écrire, ...
Je ne dois pas être le seul à vouloir implémenter ce genre de composant, et ce projet pourra être lu par d'autres internautes.
Bien cordialement,
DELALIN Ambroise.
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