probléme programmation FPGA

[invited46bc09d]

bonjours a tous
je dois programme un PWM sur un FPGA.
pour ça, j'ai une carte de dévellopement Nexys 3 pour ceux qui connaissent. je programme sous ISE design suite 14.7.
j'ai fait un premier programme qui me fessais un PWM fixe que j'ai programmer sur la carte et cela marchait a merveille. malhereuseument j'ai voulu modifier la taille de mon compteur et depuis j'ai une erreur de mapping je ne comprend pas pourquoi et je ne sais pas comment la résoudre
ERROR:Pack:1654 -The timing-driven placement phase encountered an error.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use ieee.std_logic_unsigned.all;

entity PWM_fixe_top is
    Port ( clk_in : in  STD_LOGIC;
           rst : in  STD_LOGIC;
           clk_out : out  STD_LOGIC);
end PWM_fixe_top;

architecture Behavioral of PWM_fixe_top is

signal cmpt : std_logic_vector (7 downto 0) := "11111111";
signal sortie : std_logic;

begin

process(clk_in,rst)
	begin
	if (rst = '1') then 
		cmpt <= "00000000";
		sortie <= '0';
	else 
		if(clk_in'event and clk_in ='1') then
			if (cmpt < "11111111") then
			cmpt <= cmpt + 1;
			else 
			cmpt <= "00000000"; 
			sortie <= not (sortie);
			end if;
		end if;
	end if;
clk_out <= sortie;
end process;

end Behavioral;

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[Jack]

Une bonne fois pour toutes, le VHDL ou autres langages hardware, c'est pour le forum électronique.