Générateur parallèle de 4 bits vers un bit série en VHDL

[invite36b20ad7]

Bonjour,
Je veux faire la description en VHDL générateur parallèle de 4 bits vers un bit série.
En effet, à chaque front d’horloge (250 kHz), nous prenons seulement un bit en commençant par le bit le moins significatif (LSB).
Exemple :
Entrée = "0101" (sur 4 bits)
Donc au premier front d’horloge, Sortie = '1' (LSB)
Deuxième front d’horloge, Sortie = '0'
Troisième front d’horloge, Sortie = '1'
Quatrième front d’horloge, Sortie = '0' (MSB)
Y a-t-il quelqu’un qui peut m’aider ?
Et merci
-----

[jiherve]

Bonsoir,
montre ce que tu as déjà écrit, car c'est trivial en VHDL.
JR

[invite36b20ad7]

Voilà mon code mais il a un problème quelque part

library IEEE;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity generateur_bits is
port ( Output_data		: out  std_logic;
		Clock_250kHz		: in std_logic;
		Load_sr	: in std_logic;
		Input_datas	: in std_logic_vector(3 downto 0)
		);

end generateur_bits;

architecture Behavioral of generateur_bits is
signal 	register_temp : std_logic_vector (3 downto 0);
begin
process (Clock_250kHz)

begin
  if rising_edge(Clock_250kHz) then
    if (Load_sr = '1') then
      register_temp <= Input_datas;
    else
      register_temp <= '0' & register_temp(3 downto 1);
    end if;
	 
  end if;
end process;
Output_data <= register_temp(0);

end Behavioral;

Au niveau de simulation, il me un seul état de sortie qui reste la même valeur (soit 0 ou 1) à chaque front d'horloge

[jiherve]

bonsoir,
Le code semble correct.
et tu actives bien le chargement?
Quel simulateur?
JR

[A voir en vidéo sur Futura]

[invite36b20ad7]

Le simulateure est ModelSim

[albanxiii]

Bonjour,

Et le testbench (ce que demandais jiherve) ?

@+

[jiherve]

Bonjour,
Chez moi cela fonctionne.
JR