code source vhdl : création d'une horloge sur afficheur 7-segments

[kyk]

Bonjour tous le monde


Svp pourriez vous m'aider à démarrer un petit code vhdl pour l'affichage de l'heure un afficheur 7 segment de la carte DE1 cyclone V avec quartus .


merci d'avance.
-----

[jiherve]

bonjour,
un template :

library ieee;
use ieee.std_logic_1164.all; 
use ieee.numeric_std.all;

entity mapendule is
	port(clk               : in std_logic;
              rst               : in std_logic;
 	      nibble	         : out std_logic(5 downto 0); -- 6 afficheurs HH:MM:SS
	      segment       : out std_logic_vector(6 downto 0)); --7 segments
end entity mapendule ; 

architecture rtl of mapendule  is
signal secondes: integer range 0 to 59;
signal minutes: integer range 0 to 59;
signal heures: integer range 0 to 23;
begin
   process(clk, rst) 
	  begin
	     if rst = '1' then
		secondes <= 0;
		minutes <= 0;
	        heure <= 0;
     elsif rising_edge(clk) then
	       secondes <= ......;
		minutes <= .....;
	        heure <= ....;
	     end if;
	  end process;
end architecture rtl;

au boulot maintenant.
JR

[kyk]

bonjour,
un template :

library ieee;
use ieee.std_logic_1164.all; 
use ieee.numeric_std.all;

entity mapendule is
	port(clk               : in std_logic;
              rst               : in std_logic;
 	      nibble	         : out std_logic(5 downto 0); -- 6 afficheurs HH:MM:SS
	      segment       : out std_logic_vector(6 downto 0)); --7 segments
end entity mapendule ; 

architecture rtl of mapendule  is
signal secondes: integer range 0 to 59;
signal minutes: integer range 0 to 59;
signal heures: integer range 0 to 23;
begin
   process(clk, rst) 
	  begin
	     if rst = '1' then
		secondes <= 0;
		minutes <= 0;
	        heure <= 0;
     elsif rising_edge(clk) then
	       secondes <= ......;
		minutes <= .....;
	        heure <= ....;
	     end if;
	  end process;
end architecture rtl;

au boulot maintenant.
JR

Bonjour ,
merci pour votre réponse.
par contre j'ai choisit de commencer par une petite application (port and )
j'ai fait toutes les étapes (création de projet - schéma- assignment -compilation ....) mais lors de l’étape de simulation: programmer la carte de1-Soc j'ai eu un soucis .
i m'affiche pas la carte

[jiherve]

bonjour,
je ne comprends pas la question.
JR

[A voir en vidéo sur Futura]

[kyk]

Bonjour,
je vous remercie pour vos réponse rapide,
En fait j'ai résolu le probleme de matin mais j'ai essayer d’implémenter le programme de l'heure que vous m'avez donner mais c n'a pas marché . malgré que la carte est bien installé.

[AbA2L]

Salut voici ma perception d'une horloge electronique avec un µC:



envoi la valeur tour par tour un seul afficheur a la fois, tres rapidement cela donneras l'impression que rien ne bouge

[jiherve]

Bonsoir,
@ABA2L (à coté de la plaque) :belle horloge mais hors sujet ici c'est de FPGA et de VHDL dont il est question
@KYK : le code c'est un template, un modèle , il faut s'en inspirer et le compléter,Je ne vais tout de même pas le faire à ta place!
JR

[AbA2L]

@ABA2L (à coté de la plaque) :belle horloge mais hors sujet ici c'est de FPGA et de VHDL dont il est question

Désolé, je n'avais pas lue le post en entier

[albanxiii]

C'était dans le titre quand même. Vous ne l'aviez pas lu non plus ?

[Antoane]

Bonjour,

@AbA2L: Et tant qu'on y est : il serait bon d'ajouter des résistances de base pour les transistors (http://robert.cireddu.free.fr/SI/Cou...ransistors.pdf) et les résistance de protection des led (http://www.astuces-pratiques.fr/elec...sistance-serie). En l'état, c'est le pic qui limite le courant... C'est pas génial.

[kyk]

Bonjour pour vos réponse j'ai réussi l'application enfin