meilleur langage / FPGA

[invite6c250b59]

Bonjour,

Objectif: implémenter des réseaux de neurone artificiel sur FPGA, pour un projet de robotique.

Problème: les langages de programmation usuels (verilog, VHDL) semblent une forme d'humour cosmique destiné à prouver l'existence d'un Grand Esprit Pervers à l'origine de notre univers matériel.

Démarche: il semble qu'on puisse utiliser matlab ou labview ou d'autres. Les exemples que j'ai pu voir sur matlab ne donnent pas confiance que ce langage donne une bonne maîtrise de ce qui se passe en bas niveau. Labview serait peut-être mieux sur ce plan et dans mes souvenirs c'est un langage bien sympa. Mais mes souvenirs datent d'une époque où je pouvais me permettre de ne pas payer l'astronomique montant demandé pour ce logiciel. Bref j'hésite.

Question: est-ce que quelqu'un a un retour d'expérience sur l'utilisation d'un de ces langages pour programmer des FPGA ou aurait d'autres solutions à suggérer?

A+
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[albanxiii]

Bonjour,

Personnellement, je regarderai par là : https://www.xilinx.com/products/desi...ware-zone.html

[invite7d402937]

Salut
J'utilise le module fpga sur les cRIO de National Instrument. Que cherche tu as faire ?
La programmation Labview est graphique et est donc assez intuitive si tu connais certaine base.
Le fpga est utilisé pour réaliser des opérations à haute fréquence (1us en moyenne)

[jiherve]

Bonjour,
Pas de miracle programmation haut niveau et maîtrise du résultat ne sont pas compatibles.
Donc VHDL ou Verilog, le VHDL est plus verbeux mais plus sur.
Pour le choix de la cible cela dépend des goûts de chacun et de ses habitudes.
JR

[A voir en vidéo sur Futura]

[invite6c250b59]

Personnellement, je regarderai par là : https://www.xilinx.com/products/desi...ware-zone.html

Merci. Est-ce que tu as un retour d'expérience pratique avec les outils xilinx?

J'utilise le module fpga sur les cRIO de National Instrument. Que cherche tu as faire ?

Super! Les spécifications du réseau seraient: disons 256 entrées numériques codées sur 8 bits, 128 sorties binaires, 16 couches cachées de taille intermédiaire entre entrées et sorties, le tout devant réagir avec un temps de réaction autour de 1-10 ms (donc oui, un assemblage raspberry/GPU n'est pas totalement exclu). Je ne sais pas encore si je souhaite hardcoder les poids synaptiques ou les envoyer à la volée en tant qu'entrées ou en mémoires réparties.

Pas de miracle programmation haut niveau et maîtrise du résultat ne sont pas compatibles.

Je n'ai pas de préférence à priori pour un langage de haut ou bas niveau (par exemple je suis en train d'apprendre l'assembleur pour contrôler un microprocesseur gérant les interfaces physiques des inputs/outputs), et au besoin je peux transformer tout réseau avec une description de haut niveau en somme de procédures bit par bit. Mais si VHDL ou verilog me fait gagner 30% de vitesse pour 90% du temps de développement, je préfère m'en passer sauf à ce qu'il n'y ai vraiment pas moyen de faire autrement... d'autant que je ne serais pas surpris de voir ces langages disparaître à moyen terme.

[vincent66]

Bonjour,

Comme je regrette Foundation de Xilinx d'il y a vingt ans...!

[albanxiii]

Merci. Est-ce que tu as un retour d'expérience pratique avec les outils xilinx?

Avec les outils qui utilisent du VHDL directement seulement (Vivado et ISE, pour Zynq et spartan 6).
J'ai regardé un peu le HLS (high level synthesis) mais sans jamais l'utiliser dans un vrai projet.

Les outils SDOC de Xilinx permettent d'utiliser des fonctions en fpga pour accélérer les calculs, de façon transparente pour le designer....

Enfin, transparente ou presque, pour vous donner une idée du style de code C adapté à la synthèse logique, vous pouvez lire https://arxiv.org/abs/1408.5870

[invite6c250b59]

Merci pour le lien. A le lire ainsi que les articles le citant, HLS est peut-être le futur des fpga mais cela semble encore un work in progress...

Avec les outils qui utilisent du VHDL directement seulement (Vivado et ISE, pour Zynq et spartan 6).

Alors qu'en penses-tu? Plus spécifiquement, combien de temps est-ce que je devrais prévoir pour faire ce projet (qui est somme toute assez simple: essentiellement une liste de multiplication/addition/seuil) en VHDL, en partant de rien? Si toi tu avais à faire cela, avec ta connaissance de vivado/ise (et en supposant que tu connais parfaitement bien les rdn par ailleurs), combien de temps est-ce que tu planifierais?

(même question pour CapitaineDoc)

[jiherve]

Bonsoir,
En partant de rien donc sans connaissances des langage et des outils compter qqs mois!
plein d'articles avec Altera neural network
https://www.altera.com/products/desi.../overview.html
JR

[vincent66]

Heu... tu veux dire Intel fpga...?

[jiherve]

Bonjour,
Moi je n'ai connu qu'Altera aussi ai je gardé mes habitudes ,mais je sais qu'il se sont fait bouffer comme Atmel!
JR