Désynchronisation de l'horloge

[invite563547f9]

Bonjour,

dans ma conception de circuit numérique, je rencontre très fréquemment des parties de circuits qui doivent être déclenché par l'horloge mais seulement dans certaines conditions (dans certains états, par ex. la valeur d'un registre), et ma façon courante de résoudre le problème est de faire un ET entre l'horloge et la condition remplie (c'est-à-dire, par exemple, que si mon registre a une certaine valeur, la deuxième entrée de mon ET vaudra 1).

Le problème, c'est qu'une porte logique n'est pas instantanée, ma technique entraîne donc une désynchronisation entre la partie du circuit actionnée par le ET et les autres parties directement déclenchée par l'horloge. En tant que novice, je dirais que ça ne présage rien de bon.

Quelle serait une "bonne" manière de faire ?

Merci
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[invitee05a3fcc]

dans ma conception de circuit numérique,

Avec des circuits intégrés classiques ou des circuits programmable ?Ou c'est de la conception de puce ?

[invite563547f9]

Non non, je fais juste le con avec des circuits factices. Mais j'aurai bientôt à passer à l'acte...

[invitee05a3fcc]

Mais j'aurai bientôt à passer à l'acte...

Avec quelle éventualité parmi les trois ?

[A voir en vidéo sur Futura]

[invite563547f9]

Les circuits que je conçois (mais qui sont assez inutiles) seraient idéaux en ASIC, mais restons sérieux, ce sera au mieux du FPGA sur circuit imprimé, sinon FPGA avec tout soudé dans le vide ou sur des perfboards (youpi), ou au pire avec des composants (plus ou moins) discrets (sur breadboard ou perfboard).

[jiherve]

Bonjour,
on ne fait JAMAIS de "gating" d'horloge. Il faut, dans le cas d'un FPGA ou même de logique câblée utiliser une bascule qui reçoit l'horloge sur l'entrée prévue à cet effet et on positionne l'entrée D,T,J,K avec le bon état logique pour obtenir le fonctionnement escompté.
Mais si le signal d'activation est asynchrone de l'horloge alors il sera INDISPENSABLE de le resynchroniser sur l'horloge donc au minimum 2 bascules cascadées pour conditionner le signal, à défaut on expérimentera de la métastabilité qui, Murphy oblige, ne se manifeste que lorsqu'il sera trop tard c'est à dire sur le produit série.
JR

[invite563547f9]

Je n'ai pas tout suivi. Tu pourrais me montrer avec un schéma ?

Merci

[invite936c567e]

Bonjour

Pour illustrer le propos de jiherve :



Dans le cas d'une condition représentée par un signal asynchrone, celui-ci est d'abord latché par une première bascule, puis il est synchronisé avec le système à l'aide d'une seconde bascule lorsque la sortie du latch est stable.

[jiherve]

Bonsoir
Merci Pa5cal !
JR