J ai un projet basé sur ce microcontrolleur c est d afficher les image via une carte comportant une fpga et le fx2 pour pouvoir l afficher sur le pc
qq un a deja utiliser ce fx2 , je suis preneur de tous ce que vous avez sur sa programmation comment il fonctionne comment il gere le usb2 merci
Quel hasard! Il se fait que je commence à m'intéresser à ce composant (la version low power CY7C68013A). Malheureusement, je n'ai encore rien trouvé comme schéma d'application si ce n'est le schéma du developpment kit, assez rudimentaire (mais c'est déjà ça). Si je trouve quelque chose, je le posterai ici.
A+
Ne soldez pas grand mère, elle brosse encore.
merci monnoliv. c est sympa de ta part
Mouais bon, je ne voudrais pas te décevoir mais il n'y a vraiment pas grand chose à se mettre sous la dent. Je crois que je vais changer de solution, je ne veux pas passer beaucoup de temps sur ce composant particulier (même s'il a l'air très bien).
A+
Ne soldez pas grand mère, elle brosse encore.
Bonjour,
je suis actuellement en projet de fin d etude je suis en train de travailler avec CYPRESS EZ-usb fx2 CY7C68013 et j ai un peu de mal pour le moment a comprendre tout comment ca marche....
Avez vous avancez un peu sur vos recherches....
Merci d avance
Avec un peu de recherche sur google, j'ai trouvé ca:
http://lea.hamradio.si/~s57uuu/uuusb/index.htm
http://rf.atnn.ru/s7/usb-ide.html
( il parle d'un kit.. les resources.. un ZIP chez cypress)
http://www.cip.physik.uni-muenchen.d...-FX2/software/
( une ressource pour linux )
( je sais pas si cela peut vous aider .. )
bon courage.
Bonjour à tous,
moi aussi je travaille sur le FX2, mais la version basse puissance : le FX2LP.
J'ai eu comme vous du mal à trouver de la documentation sur ce composant pourtant très utilisé.
J'ai donc décidé d'écrire un article sur Wikipédia, c'est une ébauche pour l'instant mais ça peut vous servir. Je ne connais pas exactement les différences entre le FX2 et le FX2LP, mais le fonctionnement doit être identique.
Voici le lien vers l'article :
http://fr.wikipedia.org/wiki/FX2LP_c...SB_:_CY7C68013
Sinon en tapant FX2LP sur Google c'est le premier lien qui s'affiche.
N'hésitez pas à compléter l'article pour partager vos connaissances (vous n'avez pas besoin de vous inscrire vous le modifier).
Voilà, j'espère que ça vous aidera un peu.
A+
Merci pour tous ces liens...
J ai un peu avancé depuis mais je rencontre pas mal de problem... Le plus important de tous est que je n arrive pas a faire fonctionner les programmes fournis par le site cypress...
Quelques un d entre vous auraient ils eu les meme inconveniant
Merci d avance
De quels programmes parle tu ? L'interface de communication SuiteUSB 1.0 - USB Development tools for Visual C++ 6.0 ?
Sur quel système d'exploitation tu travaille ?
Tu as le kit de développement ou le FX2 tout seul?
Desole de ne pas avoir repondu plus tot mais j ai eu quelque contre temps...
Donc en effet je parle bien de l interface de communication SuiteUSB 1.0 - USB Development tools for Visual C++ 6.0... Enfin d un exemple en parliculier que j ai voulu compiler.. (bulkloop)
Je travail sous windows mais j avoue qd parallele je suis entrain de faire des recherche sur linux.. Mais pour mon projet il m est imposé d utiliser windows.. D autre part je n ai pas pu installer visual c++ 6.0 mais la version express. (crois tu que ca peut venir de la version que je n arrive pas à compiler)
Sinon je n ai pas le kit de dévelloppement j ai créer moi meme une plaquette de test je l ai tester de maniere hardware et elle fonctionne tres bien.. ( je l ai aussi tester avec la console de cypress et ca marche)
Merci
Je ne comprends pas ce que tu veux compiler.
Si comme tu le dit tu travailles sous Windows, tu as juste à télécharger sur le site de cypress la CYconsole sous le nom de SuiteUSB 1.0 - USB Development tools for Visual C++ 6.0 télécharge USBDevStudio_1703.exe, c'est une exécutable donc rien à compiler.
Une fois installé tu peux l'ouvrir dans démarrer -> programme -> cypress -> USB developer's Studio -> CyConsole.
Comme je l'ai écris sur Wikipédia (lit l'article ça peu t'aider) :
" Une fois installé une documentation illustrée présentant l’interface (Users’Guide) CyConsole.pdf est disponible dans C:\Program Files\Cypress\USB DevStudio\CyConsole "
" ATTENTION : Ne pas oublier de modifier le CyUSB.inf pour que le FX2LP soit reconnu (cf : Part 3 du Users’Guide) "
A tu fais cela?
Si ça fonctionne et que ta carte est reconnue et que tu arrive à communiquer avec le FX2 c'est déjà un grand pas.
Pour la suite (programmation du CPU) je ne peux pas t'aider, j'attends ma carte avec le FX2LP, donc je n'ai pas pu tester. Mais dès que je reçois ma carte, je teste et je te réponds.
A+.
Rebijour,
as tu recu ta carte...
Moi entre temps j ai pas mal avancé j ai créé un firmware pour gèrer permettant de gérer les fifo en slave.
A cote j ai créé un code vhdl pour mon CPLD qui joue le role de maitre et qui envois des donnée au FX2.
Normalement tout devrait marché en théorie j ai fait tout ce qui était expliqué dans la documentation de cypress pour le firmware. et j ai reussi a simulé signaux nécessaire au transfert de données dans ce cas la.
Malheureusement rien ne marche correctement c est pourquoi j aimerais savoir si tu as recu ta board.
J'ai appris que ma carte n'allait pas arriver dessuite, problème de sérigraphieuse... Donc j'ai commandé un kit de développement en attendant. Le kit que j'ai commandé a un FX2LP et un virtex5 (FPGA), il devrait arriver cette semaine si tout se passe bien.
En attendant si tu veux je peux jeter un œil sur ton code vhdl.
Merci mais je pense que pour le vhdl ca devrait aller j ai déjà pas mal fait de travaux dans ce type de langage. (Notament un compresseur d image jpeg)
enfin si tu as envie de jeter un coups d oeil le voici.. Certe pas tout a fait encore tres bien ecris mais pour une version de test ca va..
Ce code a pour but de simuler un le comportement master presenter dans la documentation fourni par cypress dans le chapitre Slave Fifo synchronus write.
library IEEE;
use IEEE.std_logic_1164.all; -- defines std_logic types
entity send_data is
port(
CLK : in std_logic;
RST_b : in std_logic;
Full : in std_logic;
Empty : in std_logic;
flag_datain : in std_logic;
SLWR : out std_logic;
LED : out std_logic;
PKTEND : out std_logic;
FIFOADD : out std_logic_vector(1 downto 0);
array_out : out std_logic_vector(15 downto 0)
);
end entity;
architecture rtl of send_data is
type data is array (Positive range <>) of std_logic_vector(15 downto 0);
signal send_data : data (3 downto 1):= ("1010110010111101","110001011 1000011","1110001010111001") ;
-- 0xABCD 0xC5C3 0xE2B9
type STATE_TYPE is (idle,S1,S2,S3,S4);
signal c_state : STATE_TYPE;
begin
--Process to check the Full flag
--process(CLK,RST_b)
-- begin
-- if(RST_b = '0') then
-- LED <= '1'; -- switch off
-- elsif rising_edge(CLK) then
-- if (Full = '0') then
-- LED <= '0'; --switch on
-- else
-- LED <= '1'; -- switch off
-- end if;
-- end if;
--end process;
-- Main programm
process(CLK,RST_b)
variable packet : integer range 0 to 512:=3;
variable packet_size : integer range 510 to 510;
variable state : STATE_TYPE;
variable index_data : integer range 0 to 4;
begin
if(RST_b = '0') then
-- Initialization
state := idle;
array_out <= (others=> 'Z');
SLWR <= '1';
PKTEND <= '1';
packet_size := 510;
packet := 1;
index_data := 1;
LED <= '1';
elsif ( rising_edge (CLK)) then
c_state <= state;
case state is
when idle =>
-- we just wait for a data
packet := 1;
PKTEND <= '1';
array_out <= (others=> 'Z');
index_data := 1;
if (flag_datain = '1') then
state := S1;
else
state := idle;
end if;
when S1 =>
-- Point to IN Fifo
FIFOADD <= "11";
state := S2;
when S2 =>
-- reinitialize the index_data if necessary
if index_data = 4 then
index_data := 1;
end if;
-- check the Full flag
if Full = '1' then -- on est pas full
state := S3;
else
state := S2;
end if;
when S3 =>
--drive data on the bus and assert SLWR
index_data := index_data +1;
array_out <= send_data(index_data-1);
packet := packet + 1;
SLWR <= '0';
state := S4;
when S4 =>
-- send the rest of data ...
SLWR <= '1';
if (packet < packet_size) then
state := S2;
else
PKTEND <= '0';
state := idle;
LED <= '0'; -- swtich on led
end if;
end case;
end if;
end process;
end rtl;
Enfin voilà j'ai effectué pas mal de petit tests pour voir a partir de quel moment ca ne marchait plus. J ai change la taille des paquets que j envais mais ca ne marche pas mieux.. Je recois un signal de full flag (fifo pleine) alors que ca ne devrait pas etre le cas..
Voila merci beaucoup
Je vais te poser toutes ces questions pour être sure, mais ne le prends pas mal, des fois on fait des fautes d'étourderie.
Toutes ses questions concerne l'extérieur du bloc VHDL que tu m'envoie:
Est ce que ton horloge IFCLK est bien inférieure à 48MHz ?
Est ce que ton signal RST_b est bien actif à l'état bas?
Pourquoi est ce que tu crée un signal c_state alors que tu ne t'en sert pas pour ta machine d'état? (mais ça on s'en fou un peu)
Quand tu dis "rien ne marche correctement" tu veux dire quoi par là?
Moi quand ça marche en simu et pas sur la carte c'est souvent des problèmes de contraintes de temps non respectées.
As-tu vérrifier si Tsfa, Tswr, Tfdh étaient respectés ?
En regardant ton code je pense déjà que Tswr n'est pas respécté car tu envoie la data en même temps que le slwr à 0 et tout ça sur front montant de Ifclk,
ça se peut que le FX2 ne voit pas la première donnée. Moi je mettrais le SLWR <= '0' dans l'état S2.
Ou alors autre possibilité tu ne change rien à ton code hormis que tu fais tout sur un falling-edge au lieu d'un rising-edge.
J'explique : le diagramme avec les signaux de la datasheet est celui que le FX2 respecte, cad que pour lui la donnée et le slwr doivent deja être présent quand il voit un front montant pour son horloge Ifclk.
Si tu préfères garder un rising-edge, tu peux aussi envoyé une horloge au FX2 qui est l'inverse de la tienne :
CLK : in std_logic;
Ifclk : out std_logic;
Ifclk <= not(Clk);
J'espère que j'ai été assez claire.
essaye d'écrire à l'@ 00 de la fifo plutot qu'a l'@11
dernières questions de la soirée...
Est ce que ton signal full est bien relié à flagB (drapeau full par défaut), flagC c'est le drapeau empty par défaut.
A tu vérifier la valeur du registre pinflagsab normalement par défaut 0x00 ?
Et le plus important à tu vérifier l'état du registre fifopinpolar
le bit 0 c'est la polarité du drapeau full, par défaut c'est 0, donc actif à l'état bas (0 : fifo pleine)...
Bijour je suis en vacances la jusqu a lundi mais je pense que je vais me servir de ce que tu m as dis mais la majorités des choses que tu m as dis je l ai et faites.
Je me suis beaucoup inspiré du pdf " EZ-USB_FX2_TRM_version2-2.pdf" que tu peux trouver sur cette page.
J ai notament quasiment recopié la fonction TD_INIT p 190.
Bien sur je l ai un peu modifier pour mon application notament au niveau de la taille des données sur le bus FD. Mais aussi au niveau de la clock.
Par contre je ne comprends pas pk tu me disais une clock inferieur a 48MHz moi je suis a 48MHz clock internet du FX2.
Sinon une autre question ou as tu trouve les temps dans la documentation constructeur. ou ailleu car je ne les ai pas trop vu dans ce pdf.
Merci pour tout je posterai lundi le firmware si ca peut avancer merci encore.
Damien
Pour IFCLK : tu as deux possibilités soit interne ou externe. Si c'est la clk interne de 48Mhz c'est bon. Dans la datasheet il dise tIFCLK min = 20.83ns ce qui fait fIFCLK max = 48Mhz.
Les contraintes de temps ne sont pas dans le TRM car elles sont différentes selon les composants, et le TRM est fait pour 6 composant Cypress.
Pour toutes les contraintes de slave fifo synchronous write je les ai trouvées dans la datasheet du composant page 45 et suivantes. Tu peux la télécharger ici
http://www.cypress.com/portal/server...68013A&ref=pfm
A oui j'ai une autre question : est ce que ta clk dans ton VHDL est reliée à la broche IFCLK?Au fait quand tu dit que tu as la clk interne du FX2 à 48Mhz, as tu bien changé IFCONFIG [6]? par ce que par défaut c'est à 30Mhz.
- Si oui alors 2 choses :
- vérifie que tu as bien modifier le registre IFCONFIG [5] pour configurer IFCLK en sortie
- il faudrait que tu inverse ta clk par rapport à IFCLK.
- Si non alors à quelle horloge est-elle reliée? celle de ton FPGA?
Desole pour cette si longue absence mais j etais cloué au lit...
Enfin la ca va un peu mieux c est pas encore ca mais bon je vais mieux.
Voici la valeur de if config.
IFCONFIG = 0xE3 (11100011)
IFCONFIG5 = 1 (drive) output enable
IFCONFIG6 = 1 (48 MHz)
Je pense que de ce cote c est bon je vais juste essayer maintenant d'inverser ma clock et de respecter un peu plus les differents temps..
Je te tiens au courant sur l avancement de mes tests.
Encore merci pour ton aide
Ça yé moi aussi j'ai reçu mon kit, mais j'ai pas encore testé l'USB, je fais des vérifications.
Avant que tu fasse des modifes dans ton code VHDL, je viens de relire les registres et ils ont pensé à tout, IFCONFIG.4 sert à inversé la polarisation de la sortie IFCLK par rapport à celle en interne cf figure 15.1 page 252. Ça se serait la bonne solution je pense, comme ça tu n'a pas à toucher à ton code. Ton IFCONGIG devient IFCONFIG = 0xF3 (11110011).
Etant donnée que tu auras une demie période d'horloge d'avance, tu respecteras peut être les contraintes de temps.
Voila tiens moi au courant.
Il semblerait que ca marche mais j en suis pas sur sur car je n ai pas encore reussi a lire la donnée.
En tout cas le full flag est bien comme il doit etre ce qui n est pas mal déjà.
Je vais essayer maintenant de lire la donnée.
je n arrive pas à lire une donnée, c est comme si le buffer est vide en fait.
J ai revérifier mon signal SLWR cette fois ci il est bon il est meme un peu plus grand que ce qu on demande il fait 40ns. Je le vois meme sur un oscilloscope. Peut etre que cette fois il est trop grand.
En tout cas je continu à chercher mais je ne vois tjs pas de solution à mon problème pour le moment.
Re, Apres avoir un peu modifier quelque petits détails ils sembleraient que je puisse lire les données que j envoie.
Mon seul problème est maintenant de les lire depuis mon pc mais la j avoue ne pas réussir pourtant j avais crée un petit programme permettant d envoyer une donnée et de la lire en retour.
Mais je n arrive pas à l adapter à mon programme actuel il semble y avoir un problème..
Je vais continuer mes investigations.. Et sinon tu as réussi à un peu utilisé ton kit ??
Moi de mon cote tout marche maintenant j ai plus qu'a me pencher sur le cas réel et ca devrait etre bon c est trop niquel..
Et toi tu en est ou ??
Bonjour,
Maintenant que mon firmware marche et que mon cpld ainsi que mon application génerale, j aimerais pouvoir télécharger mon firmware à l aide de mon application globale en c++.
Mon problème est que pour le moment je n ai pas trouvé comment le télécharger. J ai pas mal effectuer de recherche sur le net pour essaxer de trouver une solution a ce proème mais c est pas évident d en trouver une.
Si quelqu un pouvait me donner un conseil ou une partie de solution.
Merci
Désolé je n'ai pas pu répondre plutôt, j'étais sur autre chose. Donc je commence à peine à utiliser le kit avec le FX2.
Je suis contente que tu ais réussi à le faire marcher.
Moi j'en suis bien loin derrière toi, j'essaye de faire fonctionner le FX2 en mode port (le mode par défaut) parce que je n'ai pas visual pour reprogrammer le CPU et donc j'utilise les registres par défaut.
Le problème c'est qu'il y a beaucoup d'info sur le mode FIFO slave et GPIF master, mais pas grand chose sur le mode port (B&D).
Qu'a tu fais avant de t'attaquer au fifo slave? comment a tu testé le FX2?
Avant d attaquer la création du firmware pour slave fifo. J ai joué aussi comme toi avec les ports..
En fait qd j ai commencé mon projet de fin d étude, on a rálisá notre propre circuit avec dessu un cpld et le cy7c68013 ensuite on a rajouté tous les composant annexes. de plus on a rajouté trois led.
1 pour le CPLD.
2 pour le FX2
Mon premier programme sur ce composant a été de faire clignoter d une certaine manière ces leds.. Pour ca je me suis servi des exemples que j ai pu trouver a gauche et a droite.
Apres j ai allumé une led que si je recevais une certaine donnée que j envoyais à l aide de cyconsole.
Pour les deux cas précédent j utilisais keil pour écrire les firmware.
Apres j ai essayer de communiquer avec le Fx2 depuis un pc cette fois ci en utilisant visual c++.
SI tu veux j ai trouver sur le net ds exemples de code de firmware (ils sont assez bien fait pour commencer).
Passe moi ton adresse par mp et je te les enverrai car je ne me souviens plus ou je les ai trouvés.
Bonne chance a toi,
Damien
J'ai encore un petit soucis, qui me parait tout bête mais je n'arrive pas à trouver, alors je préfère demander.
J'utilise le firmware trial1 le plus simple donc, et je fais allumer des diodes en fonction de certaines données qui arrivent dans mes endpoints.
J'ai programmé mon FPGA comme il faut...
J'ai mis le firmware.hex dans la RAM du FX2.
Et avec la Cyconsol je voulais envoyer des données au EP1OUT, mais j'arrive pas à trouver comment faire. Je pensais que je devait utiliser la "bulk transfert toolbar" (vu que c'est le mode de transfert par défaut) mais elle est grisée je ne peux pas m'en servir...
Comment se sert-on de la Cyconsole pour envoyer une donnée sur EP1OUT ? Ai-je oublié quelque chose?
