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langage vhdl

  1. sound

    Date d'inscription
    décembre 2007
    Messages
    19

    langage vhdl

    Bonjour,
    Il s’agit d’une bascule qui possède 2 entrées synchrones A et B, la clock, et 2 entrées asynchrones Set et Reset. Q1 et Q2 sont les sorties. La table de vérité de cette bascule est dans la pièce jointe.

    H front montant
    L front descendant

    Je voudrais écrire cela en vhdl, j'ai pu écrire l'entity mais je ne sais pas écrire l'architecture de cette bascule, est-ce que quelqu'uun qui s'y connaît en vhdl pourrait m'écrire ce progamme, svp.
    Merci.

    -----

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  2. jiherve

    Date d'inscription
    juin 2006
    Localisation
    gironde
    Âge
    65
    Messages
    15 177

    Re : langage vhdl

    bonjour
    il faut 2 process 1 pour q1 et un pour q2 c'est plus clean
    process_q1 : process(clk,set,reset)
    begin
    if set = '1' then
    q1 <= '1';
    elsif reset = '1' then
    q1<= '0';
    elsif falling_edge(clk) then
    q1 <= a;
    end if;
    end process process_q1;


    process_q2 : process(clk,set,reset)
    begin
    if set = '1' then
    q2 <= '1';
    elsif reset = '1' then
    q2<= '0';
    elsif rising_edge(clk) then
    q2 <= b;
    end if;
    end process process_q2;

    that 's it!
    JR
     





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