Periode Astable à porte logique CMOS
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Periode Astable à porte logique CMOS



Vue hybride

  1. #1
    invite9e8ecca5

    Periode Astable à porte logique CMOS

    Bonjour, je n'arrive pas à déterminer la période du signal Uc(t) , la tension au borne du condensateur ainsi que le rapport cyclique en fonction de VTH/VDD, R2 et C1, sachant que VTH = VDD/2, c'est la tension à la quelle bascule les portes logiques.

    Voici le schéma :



    J'aimerai savoir si le fait d'alimenté les portes en 5V ou 15V change la valeur de la période ou si cela n'a aucune influence ?

    Merci d'avance pour votre aide

  2. #2
    Gérard

    Re : Periode Astable à porte logique CMOS

    Es-tu sûr de ton schéma ?

    Le 40106 est un boitier contenant 6 inverseurs avec entrées en trigger de Schmitt.
    Pour avoir 1 oscillateur avec 1 inverseur :
    C entre entrée et masse
    R entre entrée et sortie

  3. #3
    invite9e8ecca5

    Re : Periode Astable à porte logique CMOS

    Oui je suis certains enfaite j'ai mis ce symbole mais j'ai pas de composant précis, j'ai 3 inverseurs, avec comme tension de basculement VTH = VDD/2. J'ai pas plus d'info sur le composant à par que c'est un CMOS ! Merci d'avoir répondu

  4. #4
    abracadabra75

    Re : Periode Astable à porte logique CMOS

    Bonjour.
    je ne sais si tu expérimentes, ou fais un exercice dit d' école.
    Dans le premier cas, pour un multivibrateur, la porte U1:A (ou B, peu importe) est de trop car elle supprime le déphasage nécessaire à l' oscillation.

    Pour un oscillateur à trigger de Schmitt, seuls U1:C, C1 et R2 sont nécessaires, le point commun à U1 et C1 étant à la masse, la sortie étant au point commun C1,R2.

    A+
    Il n'y a que dans le dictionnaire où 'réussite' vient avant 'travail'.

  5. A voir en vidéo sur Futura
  6. #5
    invite9e8ecca5

    Re : Periode Astable à porte logique CMOS

    Citation Envoyé par abracadabra75 Voir le message
    Bonjour.
    je ne sais si tu expérimentes, ou fais un exercice dit d' école.
    Dans le premier cas, pour un multivibrateur, la porte U1:A (ou B, peu importe) est de trop car elle supprime le déphasage nécessaire à l' oscillation.

    Pour un oscillateur à trigger de Schmitt, seuls U1:C, C1 et R2 sont nécessaires, le point commun à U1 et C1 étant à la masse, la sortie étant au point commun C1,R2.

    A+
    Enfaite ce sont de simple inverseur avec une tension de basculement de VDD/2 j'ai mis trigger de schmitt pq j'avais que sa sous la main !

  7. #6
    invite9e8ecca5

    Re : Periode Astable à porte logique CMOS

    Personne ne peut m'aider ?

  8. #7
    Tropique

    Re : Periode Astable à porte logique CMOS

    Tu peux partir de ceci:
    http://www.fairchildsemi.com/an/AN/AN-118.pdf
    Après, tu peux calculer les instants caractéristiques à partir des tensions d'alim, seuils et les fonctions exponentielles aux bornes du RC.
    Tu pourras vérifier tes calculs en comparant aux valeurs numériques données.
    Pas de complexes: je suis comme toi. Juste mieux.

  9. #8
    invite9e8ecca5

    Re : Periode Astable à porte logique CMOS

    merci mais cela ne m'aide pas beaucoup, j'applique la formule
    t = R.C ln ((Uf - Ui)/(Uf - Uo)) mais calculer le temps de décharge du condo ce me donne pour la partie entre parenthése quelque chose de négatif alors que le log népérien de prend pas les nombres négatif donc il doit y avait un probléme quelque part.

  10. #9
    Tropique

    Re : Periode Astable à porte logique CMOS

    Tu dois mal évaluer les tensions aux différents instants. Voici la façon de réfléchir: pour les commutations, l'armature du bas de C1 (V5) va toujours se trouver à Vth: c'est le seuil de la porte qui est en V1, et se retrouve en V5 quand il n'y a pas de courant dans R1.
    Au moment des commutations, V3 se trouvera à Vdd ou Vss, selon la polarité; V4 est dans l'état opposé. Tu dessines le circuit équivalent, en tenant compte éventuellement des diodes de protection d'entrée, et tu calcules le (ou les ) temps, tu dois arriver à qque chose de cohérent.
    Pas de complexes: je suis comme toi. Juste mieux.

  11. #10
    invite9e8ecca5

    Re : Periode Astable à porte logique CMOS

    C'est exactement comme cela que j'ai réfléchi, voila ce que j'ai trouvé Tc = Temps de charges et Td = Temps de décharge :

    Tc = R2.C1 ln ( (VDD - VTH)/(VDD + VTH))

    cela est correct normalement c'est pour Td le probléme :

    Td = R2.C1 ln ((0 - VTH)/(0 + VTH))


    Pour précision, les portes sont alimentées en 0 - 15 V soit 0 - VDD

    Est-ce que tu vois une erreur dans mes formules ?

  12. #11
    invite9e8ecca5

    Re : Periode Astable à porte logique CMOS

    Personne ne peut m'aider ?

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