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Quel état ?



  1. #1
    _Arnaud_

    Quel état ?


    ------

    Bonsoir,

    Je suis nouveau sur ce forum, et newbie en électronique par la même occasion. Je pratique plus régulièrement le développement informatique.

    Le hasard fait que je m'intéresse à la programmation de GAL (je sais, c'est un peu archaïque mais c'est comme ça). J'ai réalisé mon programmateur la semaine dernière et j'ai commencé à programmer quelques gals avec ispLEVER.

    Je viens à ma question ... Après avoir rédigé quelques équations, je m'aperçois que le compilateur me génère des sorties actives à l'état bas et ce n'est pas ce que je lui ai demandé. Pourquoi le compilateur fait ce choix ?
    J'aimerais savoir si c'est une convention de fixer un état actif bas en sortie de CI logique ? C'est vrai que je constate souvent ce choix dans les schémas que je consulte.

    Merci pour votre aide, Arnaud.

    -----

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  3. #2
    Jack
    Modérateur

    Re : Quel état ?

    bonsoir,

    La manière d'écrire tes équations peut influencer le compilateur.

    En quel langage programmes-tu? Je ne suis pas très pointu, mais si tu pouvais montrer ton fichier, ce serait plus simple pour y voir clair.

    A+

  4. #3
    invite03481543

    Re : Quel état ?

    Citation Envoyé par _Arnaud_ Voir le message
    J'aimerais savoir si c'est une convention de fixer un état actif bas en sortie de CI logique ? C'est vrai que je constate souvent ce choix dans les schémas que je consulte.

    Merci pour votre aide, Arnaud.
    Tu as raison, il y a 2 écoles, ceux qui raisonnent avec des 1 (logique positive avec portes NAND) ou ceux avec des 0 (portes NOR).
    Les 2 sont évidemment valables au complément près.
    Je sais que pour ma part je raisonne mieux en logique NOR, je ne saurais pas te dire pourquoi.

  5. #4
    _Arnaud_

    Re : Quel état ?

    Bonjour et merci pour vos éléments de réponse.

    Pour répondre à Jack, j'ai essayé la saisie par le design, puis par un module Abel. Voilà pour un simple exemple:

    MODULE essai_abel

    ma_gal DEVICE 'P20V8B';

    Declarations
    "inputs
    CLK pin 1;
    IN1 pin 4 istype 'com';
    IN2 pin 6 istype 'com';
    "outputs
    OUT1 pin 16 istype 'reg,buffer';
    OUT2 pin 17 istype 'reg,buffer';

    Equations
    OUT1:= IN1 & IN2;
    OUT2:= OUT1;
    OUT1.clk=CLK;
    OUT2.clk=CLK;
    END
    J'ai essayé de forcer OU1 & OUT2 en buffer plutôt qu'en invert et voilà ce que donne la compilation (j'extrait quelques passages)

    Starting: 'C:\ispTOOLS6_0_STRT\ispcpld\b in\idiofft.exe test.bl3 -pla -o test.tt2 -dev p20v8 -define N -err automake.err -gui'


    DIOFFT Flip-Flop Transformation program
    ispLEVER 6.0 Copyright(C), 1992-2005, Lattice Semiconductor Corporation. All rights reserved
    Portions Copyright(c), 1992-1999, Vantis Corporation
    Portions Copyright(C), 1993-1998, Data I/O Corporation
    Portions Copyright(C), 1997-1998, MINC Washington Corporation
    Portions Copyright(C), Alan Phillips, Lancaster University Computer Centre 1992-1998
    Input file: test.bl3.
    Output file: test.tt2.
    Cross reference file: test.xrf.

    .Note 13708:
    Register 'OUT1' polarity changed, powerup value inverted.
    .Note 13708:
    Register 'OUT2' polarity changed, powerup value inverted.
    ....
    Shortening signal names...
    Writing signal name cross reference file test.xrf...

    DIOFFT complete. - Time 0 seconds
    puis un peu plus loin

    Starting: 'C:\ispTOOLS6_0_STRT\ispcpld\b in\fit.exe test.tt2 -dev p20v8 -str -err automake.err -gui'


    FIT Generic Device Fitter
    ispLEVER 6.0 Copyright(C), 1992-2005, Lattice Semiconductor Corporation. All rights reserved
    Portions Copyright(c), 1992-1999, Vantis Corporation
    Portions Copyright(C), 1993-1998, Data I/O Corporation
    Portions Copyright(C), 1997-1998, MINC Washington Corporation
    Portions Copyright(C), Alan Phillips, Lancaster University Computer Centre 1992-1998
    Input file: 'test.tt2'
    Device 'p20v8'
    Note 4161: Using device architecture type P20V8R.
    Note 4046: Signal OUT2 (which has no OE) has been
    assigned to pin 17 (which has pin OE).
    Note 4046: Signal OUT1 (which has no OE) has been
    assigned to pin 16 (which has pin OE).
    Design FITS
    Pin-assigned pla: 'test.tt3'

    FIT complete. Time: 1 second.

    Done: completed successfully
    et enfin sur le 'chip report'

    ispLEVER 6.0.01.46.36.06.SP2006.01 - Device Utilization Chart Tue Oct 24 08:33:55 2006

    P20V8R Programmed Logic:
    --------------------------------------------------------------------------------

    OUT1.D = ( IN1 & IN2 ); " ISTYPE 'INVERT'
    OUT1.C = ( CLK );

    OUT2.D = ( !OUT1.PIN ); " ISTYPE 'INVERT'
    OUT2.C = ( CLK );


    ispLEVER 6.0.01.46.36.06.SP2006.01 - Device Utilization Chart Tue Oct 24 08:33:55 2006

    P20V8R Chip Diagram:
    --------------------------------------------------------------------------------

    P20V8R

    +---------\ /---------+
    | \ / |
    | ----- |
    CLK | 1 24 | Vcc
    | |
    | 2 23 |
    | |
    | 3 22 |
    | |
    IN1 | 4 21 |
    | |
    | 5 20 |
    | |
    IN2 | 6 19 |
    | |
    | 7 18 |
    | |
    | 8 17 | !OUT2
    | |
    | 9 16 | !OUT1
    | |
    | 10 15 |
    | |
    | 11 14 |
    | |
    GND | 12 13 |
    | |
    | |
    `---------------------------'

  6. A voir en vidéo sur Futura
  7. #5
    Jack
    Modérateur

    Re : Quel état ?

    C'est lié à la structure de la sortie du PAL.

    Une sortie de 20V8 étant issue d'un inverseur, le compilateur va optimiser ses équations pour se conformer à cette configuration.

    Mais ce n'est pas un problème, puisque ton équation sera respectée au bout du compte.

    A+

  8. #6
    _Arnaud_

    Re : Quel état ?

    merci Jack

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