Echantillonage de bit et vérification

[pol5700]

bonjours, je suis actuellement en plein projet de mon bts et je bloque sur une partie. Mon projet doit etre fait en numerique / logique .

Je dois echantilloner un signal : 1 bit de start, 8 bits de donnée et 2 bits de stop. Cette prise d'echantillon doit se faire au milieu de chaque bit, et la prise d'echantillon doit etre commandé par le font descendant du bit de start.

voila j'ai resumé tout sa sur un schéma.
http://img299.imageshack.us/img299/7091/file0005fc9.jpg
pouvez vous me proposer un schéma qui conviendrai a réaliser cette fonction.


Ensuite il me faut verifier l'integralité du caractere,c'est a dire je doit verifier que le signal contient 1bit de start, 8 bits de donnée et 2 bits de stop.

la aussi j'aurai besoin d'un schéma réalisant cette fonction.

tout cela doit etre réaliser au maximum en logique / numérique.

merci pour votre aide.
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[gcortex]

Prends un microcontroleur : ils intègrent des liaisons séries

[Jack]

Bref, tu dois réaliser un ACIA (ou SCI ou USART selon les fabricants).

Dans ce cas, il faut s'orienter sur de la logique programmable. Tu dois avoir vu ça dans des cours/TP.

Le principe repose sur du comptage à partir d'une horloge de fréquence supérieure à celle des bits. C'est d'ailleurs pour cela que l'horloge de réception des USART est généralement 16 fois supérieure à celle du débit binaire.

Le bit start déclenche la réception, on attend 8 impulsions d'horloge, puis on scanne les autres bits toutes les 16 impulsions.

Pour le schéma ou le fichier VHDL, ne compte pas trop que quelqu'un te le donne tout cuit. C'est tout de même TON bts.

A+

[pol5700]

Bref, tu dois réaliser un ACIA (ou SCI ou USART selon les fabricants).

Dans ce cas, il faut s'orienter sur de la logique programmable. Tu dois avoir vu ça dans des cours/TP.

Le principe repose sur du comptage à partir d'une horloge de fréquence supérieure à celle des bits. C'est d'ailleurs pour cela que l'horloge de réception des USART est généralement 16 fois supérieure à celle du débit binaire.

Le bit start déclenche la réception, on attend 8 impulsions d'horloge, puis on scanne les autres bits toutes les 16 impulsions.

Pour le schéma ou le fichier VHDL, ne compte pas trop que quelqu'un te le donne tout cuit. C'est tout de même TON bts.

A+

je ne souhaite pas l'avoir "tout cuit" et le reballancer dans mon programme.Je cherche juste quelques indication afin de réaliser cette fonction.

tu parle de ACIA (ou SCI ou USART selon les fabricants), c'est quoi ca?

donc pour effectuer cette fonction je doit réaliser un compteur qui va compter le nombre d'impultion de l'horloge?
mais comment faire pour echantilloner chaque bits, et en son milieu?

merci

[A voir en vidéo sur Futura]

[invite6de5f0ac]

Bonjour,

Il y a sur le site de Ray Wilson un convertisseur MIDI-to-CV qui arrive à réaliser à peu près ce que tu veux, juste avec des composants "discrets":
http://www.musicfromouterspace.com/a...th/midi2cv.htm
Tu devrais pouvoir t'en inspirer.

-- françois

[jiherve]

Bonjour
C'est assez facile :
Comme l'a écrit Jack tu pars d'une horloge par exemple 16 fois plus rapide:
une paire de bascule pour échantillonner le signal avec cette fréquence et s'affranchir des problemes de métastabilité , une détection de front descendant (bascule supplémentaire et porte logigue ad'hoc) qui réinitialise un compteur qui te fournit un pulse d'échantillonnage situé en milieu de bit (ex un compteur par 16 et tu utilises la valeur 7 ou 8 comme top d'échantillonnage)
Un registre à décalage et éventuellement un compteur annexe et tu auras ton message et le nombre de bits.
Un détail cependant on ne peut pas compter les stop bits car ce sont des bits virtuels qui n'ont d'existence que lors de transmissions à saturation, c'est en fait l'écart minimal entre deux mots.
Cela se fait trés bien en soft aussi pour des vitesses pas trop elevées.
JR

[Jack]

tu parle de ACIA (ou SCI ou USART selon les fabricants), c'est quoi ca?

C'est le nom donné aux circuits gérant une transmission asynchrone, comme celle utilisée par la RS232.

Tu as maintenant quelques éléments pour démarrer.

A+

[jiherve]

Bonjour
Un schéma sans doute à peu prés juste.
JR