bonjour,
en vhdl, comment fait-on pour affecter une même valeur pour plusieurs sorties ?
par exemple, est-ce qu'on peut écrire :
H, K, P <="00001";
merci de vos reponses.
-----
bonjour,
en vhdl, comment fait-on pour affecter une même valeur pour plusieurs sorties ?
par exemple, est-ce qu'on peut écrire :
H, K, P <="00001";
merci de vos reponses.
je dirais:
H <="00001";
K <="00001";
P <="00001";
et si par exemple il y a plus de 100 sorties qui ont la même valeur, est-ce qu'il faut nécessairement écrire toutes les sorties une à une ?
Je te rappelle que l'opérateur <= n'est pas celui d'une affectation, mais celui d'une connexion électrique. Pas question d'utiliser une boucle comme dans un langage informatique.
Je pense qu'il peut être possible de limiter le nombre d'opérations en déclarant un grand vecteur qui serait la concaténation de H, K, P, etc.
A+
quelle différence entre <= et = ?
le symbole = est celui de l'égalité lors d'une comparaison. Ca n'a rien a voir avec <=
Vus les questions que tu poses, tu devrais consulter un peu de doc. On en trouve pour tous les niveaux et en Français assez facilement.
A+
merci, mais comment fait-on pour mettre plusieurs valeurs après when
par exemple, si je veux que s devienne f quand cc="01" "11" "10"
with cc select
s <= f when "01" et ?
Bonsoir
plusieurs solutions mais qui reviennent au même:
déclarer les sortie comme une array :
type sortie_typ array 0 to x of std_logic_vector(5 downto 0);
sortie : sortie_typ;
alors on peut écrire:
loop_init : for i in 0 to x loop
sortie(i) <= "00001";
end loop loop_init;
ou bien c'est plus élégant
sortie <= (others => ((0) => '1', others=>'0'));
attention à l'emballage dans des process ad'hoc
s <= f when toto = "01" or toto= "xy" .......else t;
JR
Sound, je te laisse entre les mains DU spécialiste du forum
A+
comment mettre plusieurs sorties après :
with adr select
par exemple
with adr select
a <= '1' when "011", '0' when "001";
c <= "010" when "010", "111" when "110";
est-ce que c'est bon ?
Bonjour
c'est l'équivalent concurrent d'un CASE donc il manque le when others car si tu manipules des signaux ou variable de type st_logic alors chaque élément possède 9 états possibles et que '0' ou '1' cela n'en fait que deux!
Je n'utilise jamais cette construction mais je doute que ton écriture soit juste!
Il faut repeter le with...
Avec un Case c'est plus simple!
JR
Dernière modification par jiherve ; 09/12/2007 à 15h33.