voila je doit réaliser une fonction detection de front descendant d'un signal(11bit, avec horloge 16*plus rapide)
pour cela je doit programmer un monostable a l'aide d'un compteur et tt sa en vhdl.
j'ai le cour et des exemple mais je comprend pas trop!
donc pour réaliser cela je pense mettre un compteur avec entrée de validation qui sera le front descendant, ensuite le compteur compteur 160 peridode de clk, qd arrive le 160, le compteur se remet a zero et attent le prochain front de validation.
pensez vous que c'est dur?
je peu partir sur la base d'un compteur 8bit pour réaliser cela?
voila mon 1er programme, ya t-il quelques lignes de juste ou tout est a refaire? je suis parti sur une base de monostable la!
-si donnee passe a 0, le compteur compte et mono=1
-si le compteur est a 160, le reset se met a 1 pds 1us
-si le reset se met a 1, le compteur se remet a zéro et mono=0
par contre j'ai pas mis la bonne syntaxe, je voudrais deja bien prendre en main le vhdl!
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity monostable is
port
(
clk,donnee,raz: in std_logic;
mono: out std_logic
);
end monostable
architecture arch_monostable of monostable is
begin
process(clk)
signal compte: std_logic_vector(3downto 0);
if (donnee'event and donnee="0") then compte:=compte+1 and mono=1
if (compte=160) then raz=1for 1us
if (raz=1) then compte=0 and mono=0
end if
end if
end if
end process
end monostable
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Envoyé par pol5700 
ut unsigned(7 downto 0)