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vhdl



  1. #1
    electron78

    vhdl

    bonjour,
    je voudrais réaliser en vhdl un registre de type SIPO 16 bits à partir de 16 bascules D.
    le component est
    component bD is
    port(


    d : in std_logic;
    q : out std_logic

    );

    end component;


    entity sipo is
    port(
    d, clk : in std_logic;
    q: out std_logic
    );
    end sipo;

    comment peut-on écrire l'architecture, svp ?
    merci.

    -----


  2. #2
    electron78

    Re : vhdl

    je crois que chaque entrée est reliée à D de chaque bascule, mais comment l'écrire en vhdl ?

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