Bonsoir tout le monde,
J'ai un petit problème, peut-être qu'il peut être résolu facilement, mais comme je suis débutante en VHDL...
Donc voilà mon problème, j'ai codé plusieurs modules (une finite state machine, une mémoire 16 bits, un multiplexeur, un module shift right, un comparateur et une mémoire 4 bits) sous Xilinx ISE, je les aient simulés, ils fonctionnent. Maintenant, j'aimerai les relier entre eux : en gros je voudrais mettre ces modules dans une grosse boite, ainsi en valeurs d'entrée de la boite, je n'aurai que celles des modules qui prennent les valeurs d'entrées, et une seule sortie, et à l'intérieur, tous mes modules intermédiaires. Donc j'ai défini un module main dans lequel j'ai déclaré tous mes composants (avec "component") et ensuite j'ai voulu faire les instanciations (par exemple : start_fsm : FSM port map (go, clk, rst, back_shiftr, valid_memo16, sel_mux, ok_comp). Le problème, c'est que je pensais qu'il était possible de relier les sorties de mes composants avec les entrées d'autres composants. Par exemple, dans mon exemple, j'ai voulu prendre en paramètre une sortie de mon module shiftr, "back_shiftr", mais Xilinx ISE me dit que la sortie "back_shiftr" n'est pas connu...
Donc ma question est : comment relié plusieurs composants entre eux en vhdl?
Voilà, merci d'avance!
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