Partage de déclaration entre plusieurs fichier VHDL

[WhiteBird]

Bonsoir,

dans un fichier VHDL j'ai écris:

entity ProgramMemory is
generic(PROGRAM_ADDRESS_WIDTH: integer:=13;
PROGRAM_DATA_WIDTH : integer:=14
);
port(WE:in std_logic;
Address:in std_logic_vector(PROGRAM_ADDRE SS_WIDTH downto 0);
Data: inout std_logic_vector(PROGRAM_DATA_ WIDTH downto 0)
);
end ProgramMemory;


je voudrais que PROGRAM_ADDRESS_WIDTH et PROGRAM_DATA_WIDTH soient vus dans un autre fichier VHDL.
Comment dois-je faire? créer un fichier include à la manière d'un .h puis mettre les declarations dedans??

Merci
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[jiherve]

Bonsoir
C'est pas possible il faut redéclarer et instancier les Generic sur chaque module.
Rien n'empêche par contre d'englober les differents module dans un top qui fournira le jeux de valeurs à tout le monde.
Autre solution : un package avec déclaration de constantes, c'est simple et cela présente aussi l'avantage de pouvoir utiliser des analyseurs de couverture de code (VN Cover ou Modelsim) sans devoir expliquer pourquoi tel ou tel élément n'est pas actif.
JR

[WhiteBird]

OK, merci pour tes conseils jiherve, je vais essayer d'appliquer tout ça

Whitebird