Problèmes VHDL

[invitebe6c2732]

J'ai un PB en VHDL, j'ai une carte dont l'orloge principale est à 100Mhz, et je balade ma clock (100Mhz) dans tout les blocs de mon projet... du coup j'ai un criticale Warning: 60ns de décalage entre les clocks des différents blocs... et quand je test sur ma carte, j'ai par moment des glitches qui semblent être du à ce décalage...

Je comprend pas, car chaque bloc fonctionne de façon indépendante???

vous avez un truc à me proposer???
-----

[Jack]

Ce n'est pas parce que tu n'as pas eu de réponse hier qu'il faut reposter le même message.

Je te rappelle que c'est interdit par la charte que tu as lue et validée:

"9. Les doublons ne sont pas autorisés. Merci de ne pas poster le même sujet dans plusieurs rubriques pour éviter l'éparpillement des discussions."