bonjour à tous.
Après mon stage de fin d'année (DUT GEII), mon maître de stage m'a employé pour l'été. J'ai un projet à faire en verilog (sous quartus) et j'ai des petits problèmes.
Voici mon programme :
module programme_induction (synchro, t2, Th1, Th2, Thd1, Thd2);
input synchro;
input [7:0] t2;
output Th1, Th2, Thd1, Thd2;
reg Th1;
reg Th2;
reg Thd1;
reg Thd2;
reg [7:0] cpt;
reg clock;
always@(posedge clock)
begin
cpt=cpt+1;
end
always@(posedge synchro)
begin
Th1=1;
Th2=0;
cpt=0;
wait(cpt==t2);
Thd1=1;
Thd2=0;
end
always@(negedge synchro)
begin
Th1=0;
Th2=1;
cpt=0;
wait(cpt==t2);
Thd1=0;
Thd2=1;
end
endmodule
après compilation (qui s'arrête à 12% à cause des erreurs), j'obtient le message suivant : Error (10028): Can't resolve multiple constant drivers for net "Th1" at programme_induction.v(27). J'ai la même erreur pour Th2, Thd1 et Thd2.
J'aimerai donc savoir quel est le problème (je suis sur que c'est un pauvre truc de débutant en plus, mais ça faisait un an et demi que je n'est pas touché à quartus...)
De plus, j'ai un warning disant : Warning (10193): Verilog HDL unsupported feature warning at programme_induction.v(22): Wait Statement is not supported and is ignored. Mon instruction wait ne se fera pas? pourquoi?
Voilà, merci de votre attention
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