erreur de simulation dans quartus 2

[inviteb68e7664]

bonjour,
j'ai ecris ce petit programme :
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity test is
port (
EN : out std_logic );

end test;

architecture toto of test is

begin
process
begin

EN <= '0';

wait for 10 ns;
EN <= '1';

wait for 10 ns;
EN <= '0';
wait;

end process;

end toto;

et dans la compilation il me donne ce message :
Error (10533): VHDL Wait Statement error at test.vhd(19): Wait Statement must contain condition clause with UNTIL keyword
vous m'aider à résoudre ce probléme.
-----

[invite74e9ea81]

bonjour,
je crois que le process doit etre sensible un nombre de signaux, et dans votre code aucun signal n'est indiqué, si je me trompe pas, c'est ça l'erreur.
bonne chance

[jiherve]

Bonsoir,
La ligne 19 c'est le dernier wait ?
si oui il faut une condition.
JR

[ak47only]

salut,
essaye de remplacer:

wait for 10 ns;
EN <= '1';
wait for 10 ns;
EN <= '0';


Par:

EN <= 1 AFTER 10 NS;
EN <= 0 AFTER 10 NS;

[A voir en vidéo sur Futura]

[ak47only]

a oui il faut aussi un Wait pour "activer" le process.

essaye

begin
process
begin
wait for 10ns;
EN <= 0;
EN <= 1 AFTER 10 NS;
EN <= 0 AFTER 10 NS;

[inviteb68e7664]

bonsoir,
malheureusement j'ai encore le même problème et je ne sais comment faire, voila mon programme et les erreurs apparais :
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity test is

port (
EN : out std_logic );

end test;

architecture toto of test is
begin

process
begin
EN <= '0';
EN <= '1' AFTER 10 NS;
EN <= '0' AFTER 10 NS;



end process ;


end toto;

les messages d'erreurs :
Error (10442): VHDL Process Statement error at test.vhd(23): Process Statement must contain either a sensitivity list or a Wait Statement

[jiherve]

Bonsoir,
prends le temps de lire un tutoriel VHDL!
celui là est bien
http://www.vhdl-online.de/tutorial/englisch/inhalt.htm
JR

[inviteb68e7664]

bonsoir,
enfin j'ai pu ecrire mon programme sans des messages d'erreurs voila le programme :
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity test is

port (
EN : out std_logic );

end test;

architecture toto of test is
begin


EN <= '1','0' after 2000ms;




end toto;
mai il me donne comme même rien en simulant la valeur de EN ne change pas au cours du temps.
les messages de warnings :
Warning: No paths found for timing analysis
Warning: File test_run_msim_gate_vhdl.do already exists - backing up current file as test_run_msim_gate_vhdl.do.bak 8

[invite19f369ec]

quartus 2 => ne simulerait pas uniquement du VHDL synthetisable par hasard? (contrairement a un vrai simulateur vhdl qui accepte tout le vhdl)