Voila j'ai une tite question qui va sans doute paraitre bete. Imaginons une liaison serie synchrone 3fils Tx Rx GND comme entrée d'un CPLD. Au repose la ligne est à 0 ie etat haut. Lorsque la liaison serie veut emettre c'est le bit de start qui est censé faire en sorte que le cpld synchronise son horloge. Mais voila pratiquement comment le CPLD voit la variation de l'état. Est ce une interruption qui est générée?
En entrée d'un CPLD, tu es en niveau TTL (pas RS232) donc au repos tu es à un niveau "haut"
niveau bas tu veux dire sinon ya pas de contradiction avec ce que j'ai dit ^^ mais soit comment le cpld voit la variation d'état?Envoyé par DAUDET78
Non, niveau haut !
Tu as déjà mis un oscilloscope sur de la liaison asynchrone ?
je vois tres bien l'allure des signaux je veux pas chipotter pour ça j'aimerai plutot que tu me dise ce qu'il en est pour la question
Le CPLD, c'est loin..... mais il n'y a pas de notion d'interruption sur ce genre de produit (à mon humble avis). Ce n'est que du hard.
Cela voudrait donc dire que pour detecter un changement d'état sur une entrée le CPLD devrait enf ait acquerir en permanence l'état des entrée et le comparer à l'état precedent (ou a la valeur logique de repos)?
j'ai trouvé ça en cherchant:
le recepteur utilise une horloge de meme frequence qu'il synchronise en utilisant le front descendant du start.
ma question est : electroniquement, comment cette synchro se fait elle?
