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addition VHDL



  1. #1
    damsgood

    addition VHDL


    ------

    Bonjour à tous, navré si la question a déjà été posée (j'ai cherché mais je n'ai rien trouvé qui m'aide vraiment).
    Voilas, je cherche à additioner les bit d'un vecteur (31 bit). Le resultat tient donc sur 5 bit. J'ai essayé plusieurs chose mais rien ne fonctionne!!
    j'ai tenté la somme :
    result <= entree(0) + entree(1) .....+ entree(30);
    avec un if:
    if (entree(0) = '1') then
    result_temp <= reslt_temp + '1'
    ....
    rien ne fonctionne.
    je suis sur Modelsim.
    Merci d'avance pour votre aide.

    -----

  2. Publicité
  3. #2
    Jack
    Modérateur

    Re : addition VHDL

    VHDL étant un langage d'électronicien et as d'informaticien, je transfère dans le bon forum

  4. #3
    damsgood

    Re : addition VHDL

    Un petit "up" du sujet. j'éclairci au cas ou je n'ai pas été assez explicite.

    Je cherche à additionner les bit d'un vecteur d'entrée. J'ai essayé beaucoup de choses en vain ...
    Additionner les bit comme citer plus haut, mettre des "if" sur chaqun de bit du vecteur et mettre un "wait" sur le vecteur ... bref rien ne marche :s

    if (clk'event and clk = '1') then
    sortie <= data;
    ptr1 <= "00000";
    ptr1 <= std_logic(unsigned(data(0)) + std_logic(unsigned(data(1)) + std_logic(unsigned(data(2)) + std_logic(unsigned(data(3)) + std_logic(unsigned(data(4)) + std_logic(unsigned(data(5)) + std_logic(unsigned(data(6)) + std_logic(unsigned(data(7)) + std_logic(unsigned(data(8)) + std_logic(unsigned(data(9)) + std_logic(unsigned(data(10)) + std_logic(unsigned(data(11)) + std_logic(unsigned(data(12)) + std_logic(unsigned(data(13)) + std_logic(unsigned(data(14)) + std_logic(unsigned(data(15)) + std_logic(unsigned(data(16)) + std_logic(unsigned(data(17)) + std_logic_vector(unsigned(data (18)) + std_logic(unsigned(data(19)) + std_logic(unsigned(data(20)) + std_logic(unsigned(data(21)) + std_logic(unsigned(data(22)) + std_logic(unsigned(data(23)) + std_logic(unsigned(data(24)) + std_logic(unsigned(data(25)) + std_logic_vector(unsigned(data (26)) + std_logic(unsigned(data(27)) + std_logic(unsigned(data(28)) + std_logic(unsigned(data(29)) + std_logic(unsigned(data(30));
    ptr<=ptr1;
    end if;
    end process;
    end logic;

    AUTRE ESSAI :

    if (data(0)'event and data(0) = '1') then
    ptr1 <= ptr1 + "00001";
    ptr <= ptr1;
    elsif (data(1)'event and data(1) = '1') then
    ptr1 <= ptr1 + "00001";
    elsif (data(2)'event and data(2) = '1') then
    ptr1 <= ptr1 + "00001";
    ect ect

    voila les 2 tentatives ...
    Merci d'avance pour vos aides ...

  5. #4
    jiherve

    Re : addition VHDL

    Bonsoir,
    Code:
    ....
    signal ptr1 : unsigned( 4 downto 0);
    arcitecture rtl of ...
    Begin
    add :Process(data)
    variable sum : integer range 0 to 32;
    Begin
      sum := 0;
      loop1 : for i in 0 to 31
         if data(i) = '1' then
          sum := sum +1;
        end if;
      end loop loop1;
      ptr1 <= sum;
    end process add;
    end architecture rtl
    JR
    l'électronique c'est pas du vaudou!

  6. A voir en vidéo sur Futura
  7. #5
    damsgood

    Re : addition VHDL

    Merci beacoup pour l'aide JR ca marche!

  8. #6
    jiherve

    Re : addition VHDL

    Bonsoir,
    Merci pour le retour!
    JR
    l'électronique c'est pas du vaudou!

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