signed unsigned std_logic_vector vhdl

[invite938b5933]

bonjour,

alors voila je vous explique mon problème.

Je suis sous quartus 2 et programme un max2 de chez altera.
J'ai un une valeur qui est en fait l'écart entre deux données (donc soit positif soit négatif)

variable ecart : std_logic_vector ( 0 to 24):=(others =>'0');

Le probleme que j'ai, c'est pour comparer cette valeur avec une autre quand elle est négative.
description algo :

if (ecart > 0) then
ecart_max_1 := ecart;
if (ecart_max_1 > ecart_max_final) then
ecart_max_final <= ecart_max_1;
else if (ecart_max_1 < ecart_max_final) then
ecart_max_final <= ecart_max_final;
end if;
end if;
else if (ecart < 0) then
ecart_min_1 := ecart;
if (ecart_min_1 < ecart_min_final) then
ecart_min_final <= ecart_min_1;
else if (ecart_min_1 > ecart_min_final) then
ecart_min_final <= ecart_min_final;
end if;
end if;
else if (ecart = 0) then
ecart_min_final <= ecart_min_final;
ecart_max_final <= ecart_max_final;
end if;
end if;

Le code ci dessus ne marche pas, mais c'est ce que j'aimerais faire.
Si l'ecart est positif, alors je regarde si cette ecart est superieur a l'ecart precedent et si c'est le cas alors je change la valeur ecart max sinon je garde l'ancienne valeur ecart max.
Idem pour ecart min.
Seulement, en vhdl je ne sais pas trop comment gerer les std_logic_vector en unsigned ou signed.
Comment puis je faire?
Merci
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[jiherve]

Bonsoir,
en partant d'une valeur toto:std_logic_vector les conversions sont:
unsigned(toto) ou signed(toto).
il faut ieee.numeric_std.all
Jr