Hello a vous tous,
J'ai une petite question a vous poser. Je suis en train de faire un petit processeur risc en vhdl et me voila confronter au probleme du pipeline.
Je n ai pas de specification a proprement parlé donc je refais un peu le processeur a ma sauce. Je sais qu il n est pas completement risc mais i je compte y mettre quelques principes fondamentaux. (Introduction du pipeline, Réduction et simplification du jeu d’instruction, Homogénéisation du jeu d’instruction, load-store, ...) J ai deja une tres bonne idee de comment realiser mon pipeline et voila enfin la question:
>> Comment gerer au mieux le probleme des branch dans le pipeline <
Si l’instruction (i) est un branchement, alors l’instruction suivante ne se trouve pas à l’adresse suivante, mais bien à l’adresse de branchement. Cette adresse est seulement connue après le décodage de l’instruction (i), soit un cycle en retard ...
Merci bien ...
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