Mauvais niveau de tension sur une horloge numérique

[invite529d2fed]

Bonjour à tous,

Je suis en train de tester des prototypes récemment reçus,
CI : FPGA altera et puce PHY

Le fpga doit transmettre une horloge de 125MHz entre 0 et 2,5V à la puce PHY pour lancer la com

L'horloge est bien vue à l'oscillo mais entre 0,7 et 1,8V, valeurs insuffisantes pour être interprétable par la puce PHY (seuils de ~0,3V pour un '0' et 2,3V pour un '1')

J'ai déjà pu constater que tout était ok :
alimentation, absence de faux contact, programme du fpga bien execute sur les autres broches du fpaga, pas de pb d'impédance, couper la piste au plus près de la broche concernée du fpga

bref bcp de manip pour peu de résultats
qqn aurait-il une idée svp ?
merci d'avance
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[invitee05a3fcc]

L'horloge est bien vue à l'oscillo mais entre 0,7 et 1,8V,

Une mesure d'un signal logique à 125 Mhz demande un certain nombre de précaution pour ne pas mesurer l'age du capitaine.

Quel est ton protocole de mesure ?

[invitee05a3fcc]

par la puce PHY (seuils de ~0,3V pour un '0' et 2,3V pour un '1')

tu ne fais pas une confondaison ? ces valeurs me semble plutôt être les niveaux garanties de sortie Max et Min de PHY

tu as un lien WEB sur la datasheet de "PHY" ?

[f6bes]

L'horloge est bien vue à l'oscillo mais entre 0,7 et 1,8V,

Bjr à toi,
Et il est capable de quoi l'oscillo à ....125 Mhz avec des signaux CARRES à l'entrée ?

A+

[A voir en vidéo sur Futura]

[Hoedus]

Comme le disent si bien les messages précédents, fait un test à beaucoup plus basse fréquence, ( 1Hz par exemple ^^), pour voir si là tu as bien les bons niveaux de tension.

[invite529d2fed]

Messieurs bonjour,

Merci pour vos réponses

L'oscillo utilisé à une BP de 200MHz donc effectivement, je vois une sinusoïde et non un carré, mais ça ne change pas les mauvais niveaux de tensions (vous pouvez voir le visuel oscillo en pièce jointes)

Concernant les seuils de la puce PHY, 0,3V est bien la valeur max pour un '0' interprétable en entrée et 2,3V est bien la valeur min pour un '1' interprétable en entrée

Je vais essayer de baisser la fréquence d'horloge comme proposé, on m'a informé que la broche concernée avait une capa de ~22pF plutôt que 6pF pour les autres E/S typiques du FPGA, pensez vous que cela peut avoir un equelconque influence ?

Merci encore de votre aide

hinanotabu86

[invitee05a3fcc]

L'oscillo utilisé à une BP de 200MHz donc effectivement, je vois une sinusoïde et non un carré, mais ça ne change pas les mauvais niveaux de tensions (vous pouvez voir le visuel oscillo en pièce jointes)

C'est un peu normal de voir ça avec un 200 Mhz ...... l'harmonique 2 est à 250 Mhz et elle est un poil tronquée . Je ne te parle même pas des autres !

Concernant les seuils de la puce PHY, 0,3V est bien la valeur max pour un '0' interprétable en entrée et 2,3V est bien la valeur min pour un '1' interprétable en entrée

On peut avoir un lien sur la spécification?

[invite529d2fed]

bonjour daudet

hélas, pas de spec a fournir, NDA oblige, et je tiens a mon boulot
dsl parceque ce n'est pas la première fois que je ne peux pas te donner de datasheet

enfin, sinon j'ai vérifié sur une la carte de dev ou toute la partie code à été validée avec les mêmes contraintes sur les E/S, notamment celle de la broche concernée, pour me rendre compte que l'horloge sur la carte de dev était exactement la même avec une com ethernet qui démarrait,

le problème serait donc ailleurs, j'essaie donc de nouvelles pistes sans vraiment trop savoir lesquelles

merci de votre aide en tout cas

hinanotabu86

[invitee05a3fcc]

hélas, pas de spec a fournir, NDA oblige, et je tiens a mon boulot

Ta puce PHY, c'est un composant spécial fabriqué pour ta boite ou un produit du commerce ?

Si c'est un produit du commerce, il n'y a pas de NDA qui tienne

Les niveaux que tu donnes pour les niveau "0" ou "1" en entrée ne tiennent pas la route. A ces fréquences, les composants fonctionnent (presque) en analogique et le seuil de basculement est à Vdd/2

donc je vois plus 0,6 et 2V en entrée

PS : Avec un scope à échantillonnage 1Ghz ..... ce serait mieux !