fpga
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fpga



  1. #1
    elec_cup
    Invité

    fpga


    ------

    bonjour:

    process
    begin
    wait until g'event and g='1';

    for i in 0 to 01001 loop

    wait until clk'event and clk='1';

    if s_q=b then
    s_q<=(others=>'0');
    s_c<='1';

    else s_q<=s_q+1;
    end if;

    end loop;

    end process num2;
    end archit;

    Comment faire pour que le signal s_c repasse à l'état logique "0", 5 ns secondes après son passage à l'état logique "1" ?

    Cordialement

    DELALIN Ambroise

    -----

  2. #2
    elec_cup
    Invité

    Re:fpga

    Ceci afin qu'il n'y ait pas d'interruption dans le processus !

    CORDIALEMENT

    DELALIN Ambroise

  3. #3
    elec_cup
    Invité

    Re : Re:fpga

    Pourquoi lors des tests le compteur continue de compter sans attendre le prochaine coup de gâchette g ?

    Cordialement

    DELALIN Ambroise

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