en vhdl: wait n'est pas synthetisable

[invitefa544961]

bonjour,

j'ai un problème un peu particulier en vhdl, en fait j'ai fait le fichier test bench dans lequel j'ai besoin d'assigner à un signal une valeur bien particulière pendant une periode bien determiné et qui est inférieure à la periode d'horloge
donc dans le test bench ,il suffit de faire par exemple

clk <= '0'; wen <= '1'; wait for 25 NS; wen<= '0'; wait for 25 NS;
clk <= '1'; wait for 50 NS;

et la simulation marche à merveille, mais comme vous le savez, "wait" n'est pas synthétisable, alors que ,je veux implémenter mon design sur FPGA. donc le problème ,c'est comment diviser l'horloge du design pour que la valeur "wen" soit egale à 0 pendant un quart d'horloge et 1 pendant un quart d'horloge???

merci d'avance....
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[invited3dcf66c]

[...]assigner à un signal une valeur bien particulière pendant une periode bien determiné et qui est inférieure à la periode d'horloge[...]

Salut,
C'est absolument impossible. VHDL ou non. Par construction dans un système numérique synchrone la période d'horloge c'est le plus petit intervalle de temps entre deux événement.
Il faudrait donc que tu revoies la conception de ton système avec une horloge plus élevée.

[jiherve]

Bonsoir,
si le FPGA ne dispose pas d'une PLL capable de générer une horloge a 4*F cela n'est pas possible.
D'une façon générale je constate que de nombreux code VHDL posté sur ce forum ne sont pas synthétisables, quoique certains le pensent le VHDL ce n'est pas du soft, il y a une réalité physique derrière, donc essayez de comprendre ce que signifie "wait" ou "transport" et cela ira bien mieux.
JR