[VHDL] - Compteur N bits et modulo - generic

[invite7debac6e]

Bonjour,

J'aimerais écrire un code VHDL permettant d'obtenir un compteur N bits fixé par défaut à 4 et un modulo fixé par défaut à 10.

Le problème est le suivant, lorsque je fais mon code generic dans l'entity le mot modulo n'est pas reconnu dans mon architecture, du coup j'ai une syntaxe error:

ERROR:HDLCompiler:839 - "generic_count.vhd" Line 46. Type std_logic_vector does not match with the integer literal
ERROR:HDLCompiler:607 - "generic_count.vhd" Line 46. Multiple declarations of ">=" included via multiple use clauses; none are made directly visible

Voici mon code VHDL:

entity generic_count is
generic ( bits :	 integer :=4;
			 modulo:  integer :=10);
			 
    Port ( Enable : in  STD_LOGIC;
           Clock : in  STD_LOGIC;
           Q : out  STD_LOGIC_VECTOR (bits-1 downto 0));
end generic_count;

architecture Behavioral of generic_count is
signal counter : std_logic_vector (bits-1 downto 0) :=x"0";
signal r : std_logic;
begin
	process (Clock)
		begin
	if (counter >= modulo) then counter <= 0 ;
	end if;
		if (Clock='1' and Clock'event and Enable='1')
		then counter <= counter + 1;
		end if;
	end process;
	
	Q<= counter;

end Behavioral;

Je vois pas comment modifier ce code pour qu'il fonctionne, pouvez-vous m'aider ?

Je vous en remercie.
-----

[jiherve]

Bonsoir,
avec
if (unsigned(counter) >= modulo) then
et en utilisant la librairie ieee.numeric_std declarée comme ci dessous en tête du fichier:
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;


Cela devrait le faire.
Le VHDL est un langage typé.
JR